今天小編為大家推薦《濾波器設計論文范文(精選3篇)》的相關內容，希望能給你帶來幫助!摘要：射頻濾波器是無線通信系統的關鍵部件之一。本文根據射頻SoC的需求，設計了一種基于Q-增強型射頻有源CMOSLC型濾波器。該濾波器利用負阻抗增強電路品質因數，可有效地解決射頻片上無源LC濾波器的品質因數偏低，插入損耗偏大的問題。
第一篇：濾波器設計論文范文
熒光燈電子鎮流器的EMI濾波器設計
【摘要】本文主要以基于恩智浦半橋驅動IC UBA2211設計的熒光燈電子鎮流器為例，針對電路中存在的傳導干擾，探討了不同的濾波方法。通過在電路的電源入口處采取濾波技術對電路的EMI進行抑制，使電路的傳導干擾的測試結果達到了國際的EMI標準限值。
【關鍵詞】電磁干擾;共模干擾;差模干擾;EMI濾波器;電子鎮流器
EMI Filter Design based on Fluorescent Lamp Electronic Ballast
Dong HaibinLetian Jiang
(School of Electronic Information and Electrical Engineering，Shanghai Jiao Tong University，Shanghai 200240)
Key words：EMI;CM;DM;EMI filter;Electronic ballast
1.引言
電磁干擾(即EMI)造成的電磁污染是繼大氣污染，水污染和噪聲污染后，作為第四大污染，威脅著電子電氣設備的安全運行和人類社會的健康生活，所以研究電子鎮流器的EMI濾波電路，使其符合國際標準CISPR15-2007，具有重大的現實意義和應用價值。
2.電子鎮流器的基本組成
一個基本的電子鎮流器的框圖如圖1所示，包含EMI濾波電路，整流電路，濾波電路，功率因數校正電路，半橋逆變電路和啟動電路，燈負載等部分。
圖1中第一部分為EMI濾波電路，主要抑制因傳導和輻射所引起的EMI干擾。就電子鎮流器而言，電磁兼容問題主要是防止它的高頻信號通過電源線傳導出去，干擾其它電氣設備的正常工作;而其它的電器設備一般情況下不會對電子鎮流器的正常工作(強烈的電磁干擾如雷電除外)造成干擾。
3.電子鎮流器的傳導干擾來源
電子鎮流器工作時產生的電磁噪聲通過輸入電源線傳導到電網中，引起傳導干擾，對周圍的電磁環境造成污染，并影響該環境中其它電子設備或系統的正常工作。電子鎮流器的電磁干擾主要來自以下幾個方面：
1)元器件的固有噪聲，包括熱噪聲，散粒噪聲，接觸噪聲。
2)半導體二極管在開關過程中產生的電磁噪聲。在快速開通和關斷的同時，瞬時變化的電壓和電流，會形成很強的電磁噪聲。
3)功率半導體器件在開關過程中，會產生很大的瞬態電壓或電流并引起寄生振蕩。開關頻率越高，開關電流越大，所引起的瞬態電磁噪聲也越大。功率半導體器件在交流電網上產生的傳導干擾，是傳導干擾的主要來源，這種噪聲分為差模與共模。
4)在采用高頻泵或雙泵電路的無源功率因數校正電路中，功率開關管的高頻開關信號通過反饋元件加到輸入端，經過電源進線送入電網中，形成傳導干擾。
4.電氣照明設備EMI標準及限值
根據CISPR15-2007《電氣照明和類似設備的無線電騷擾特性的限值和測量方法》的要求，在不同頻率下的電磁干擾的準峰值和平均值如表1所示，要求鎮流器的傳導干擾低于表1的值。
基于實驗室之間的差異和樣品之間的差異，設計樣品的電磁干擾要保留6dB的富裕量，確保量產的所有產品都能滿足傳導干擾的要求。
5.電子鎮流器的EMI抑制技術
濾波、屏蔽與接地是電磁兼容性設計通用的三種方法，濾波與接地主要是針對電路中的傳導干擾而言;屏蔽主要是針對電路的輻射干擾。濾波是抑制電路傳導干擾的最有效和最經濟的方法。由于各種干擾在系統的入口處最為嚴重，所以EMI濾波器均插入在系統或電源端的接口處。
電子鎮流器采用的EMI濾波器類型有C型(一個電容)，L型(一個電感和一個電容)，T型(兩個電感和一個電器)，∏型(一個電感和兩個電容)，雙∏型(一個共模電感和兩個電容)和混合型等幾種，如圖2所示。在電子鎮流器中采用圖2(b)和(d)所示的混合結構，或在雙∏型結構中再加一級共模電感。
一般來說，對9k～150kHz低頻段采用差模濾波器比較有效，而對150kHz～30MHz的高頻段采用共模濾波器比較有效，有時一級共模濾波器不夠，還要采用兩級共模濾波器才可以。
在選擇EMI濾波器元件時，應保證使濾波器的諧振頻率遠低于電子鎮流器的工作頻率，以防止磁飽和，失去濾波器的作用。
6.EMI濾波電路設計
在設計電子鎮流器的EMI濾波器時，除了對濾波效果有所要求外，還要考慮經濟和成本問題。在滿足EMI測試要求的前提下，使電路結構最經濟，占用空間最小，同時在性能上要有一定的富裕量，達到滿意的性價比。
EMI以傳導和輻射兩種方式傳播。能量通過磁場或電場耦合，或以干擾源與受擾設備間的電磁波形式傳播，稱為輻射干擾。傳導干擾是指EMI能量通過電源線，數據線，公共地線等產生或接收。
電子鎮流器的傳導干擾方式可分為兩類：即共模干擾(CM)和差模干擾(DM)。共模干擾是指相線L以及中線N與地GND之間存在相位相同，幅度相等的干擾信號。差模干擾是指在相線L與中線N之間存在幅度相等，相位相反的干擾信號。前一類來自電磁空間輻射，分布電容的寄生耦合，漏磁感應，即同一干擾源通過寄生參數耦合到相線和中線上，它對每一根電源線的作用基本上是相同的，因而所產生的干擾電壓是共模的。
電子鎮流器的外殼如果是塑料的，其分布電容效應較小，電路前后級之間的耦合小，所以產生的共模干擾較小，比較容易通過EMI測試;如果采用金屬外殼，由于元器件和外殼之間存在分布電容，前后級之間存在一定的耦合，不容易通過測試。一個實際的工程例子如下：
電子鎮流器的工作頻率也是影響EMI的一個關鍵因素，鎮流器的工作頻率越低，EMI測試越容易通過測試;反之，則不容易通過測試。一個實際的例子如下：
為了了解差模濾波器與共模濾波器對抑制干擾的作用，可以把電子鎮流器EMI的測試的頻率范圍從9kHz到30MHz分為低，中，高三個頻段，即9～150kHz，150kHz～2.0MHz，2.0～30MHz三段。
1)低頻段9～150kHz
這個頻段的干擾主要以差模干擾為主，加大差模電容Cd的容量，或在相線中線串接共模電感，干擾幅度也會降低，而且隨著頻率的增加，共模干擾的影響越來越嚴重。如在電子鎮流器中，再加一級共模電感，這個頻段中的干擾都將大幅降低。
2)中頻段150kHz～2MHz
這個頻段同時存在差模干擾和共模干擾，但以共模干擾為主。為了消除中頻段的干擾，可以改變共模電感的電感量或兩個共模電感的電感量的相對大小。
3)高頻段2.0～30MHz
這個頻段存在的干擾主要是共模干擾，差模干擾的影響較小。如果這個頻段的EMI測試不能滿足要求，要從改善共模濾波器的濾波效果來想辦法。
本文所研究的電路是帶有高頻反饋的電子鎮流器電路，圖5是其傳導干擾的譜圖。從圖中可看到，該電路的EMI傳導測試中在150kHz-1MHz處超標(-34.0dB)。
根據電路的拓撲結構和產品要符合的EMI要求，電路中存在差模和共模干擾，所以我們采用混合型的EMI濾波電路，包括差模電感L1，差模電容C01，C02和共模電感L2組成，如圖6所示，可以有效的抑制電路中存在的共模和差模干擾。
本電路中，選取C01=330nF，C02=100nF，L1=5.6mH，L2=60mH為EMI濾波器的參數，可以得到明顯的EMI效果改善(+10.5dB富裕量)，如圖7所示。
7.總結
本文針對T5熒光燈電子鎮流器存在的傳導干擾，分析了產生傳導干擾的原因以及共模抑制濾波電路和差模抑制電路在電子鎮流器傳導干擾中的應用，針對具體電路中的干擾提出了抑制方法。實踐證明濾波是一個比較理想又比較經濟的抑制方法。所使用的元器件主要為電感、電容、電阻等普通的電子元器件。濾波器調試的重點在于參數的匹配。只要調試得當，其抑制干擾的性能是比較好的。電子元器件的性能直接影響著電路的電磁兼容性。隨著電子元器件材料的不斷發展，傳統的濾波、屏蔽技術應有新的發展。
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作者簡介：董海濱(1982—)，男，河南人，碩士，中級職稱，研究方向：電路與系統，電磁兼容及信號完整性。
作者：董海濱 蔣樂天
第二篇：一種基于ＣＭＯＳ工藝射頻有源濾波器的設計
摘要：射頻濾波器是無線通信系統的關鍵部件之一。本文根據射頻SoC的需求，設計了一種基于Q-增強型射頻有源CMOS LC型濾波器。該濾波器利用負阻抗增強電路品質因數，可有效地解決射頻片上無源LC濾波器的品質因數偏低，插入損耗偏大的問題。該濾波器采用TSMC 0.18um CMOS工藝，當供電電壓為1.8V，中心頻率在2.142GHz時，-3dB帶寬僅為36MHz。仿真結果表明，該濾波器正確有效，適于全集成。
關鍵詞: 片上電感;CMOS工藝;有源濾波器;射頻SoC
1引言
隨著無線通信技術、微電子技術[1]的迅猛發展，無線通信市場迅速擴大，據最新統計[2]，截至到2007年6月底，全球使用mobile的用戶已超過29億，用戶數量直逼30億。在移動用戶群體不斷地增加，市場空間不斷地擴大的趨勢下，無線設備開發商、運營商一直不斷地推出越來越多的無線終端產品和服務，使人們的生活發生了巨大的變化。如今，人們可以足不出戶，利用無線終端不僅使通信變得簡單而又快捷，而且獲取信息的能力也大大增強，而這些無線終端的應用不僅包括無繩電話、射頻認證(RFID)、數字蜂窩移動手機(GSM、CDMA、WCDMA、PHS，etc.)，而且還包括無線局域網(WLAN)、藍牙(Bluetooth)和全球定位系統(GPS)等等。與此同時，人們在利用無線終端享受生活的時候，也對無線終端的性能提出了更高的要求，其中低成本、低功耗、集成化的射頻通信終端(如圖1所示)諸如手機、掌上電腦等得到了越來越多移動用戶的青睞。因此，研制完全集成[3-7]的RF收發電路系統[4,7]已成為當代熱門話題之一。
在RF通信系統中，頻段選擇性是無線接收機的重要特性之一，是衡量接收機選取帶內信號抑制帶外信號能力的參數，更是濾波器主要功能。雖然接收機結構[8]種類較多，如外差式、零中頻式、低中頻式結構[9]、數字中頻式結構、鏡像抑制結構等等，而且，不少射頻前端結構采用RF CMOS或混合CMOS工藝實現了集成化，如圖2中虛線框內所示。
雖然，射頻濾波器的研究受到業內人士很多關注，相關的研究也較多[4,10-13]。每年都有文章報導各種射頻濾波器的研究工作，大多數射頻濾波器的設計主要采用無源結構(LC、MEMS、SAW、機械型等)來片外實現，但大多數無源結構不僅在與Si CMOS工藝下的其它電路模塊集成時存在很大困難，而且總具有一定的插入損耗。在射頻電路設計和數字電路設計日益集成化[1-9,15,16]的今天，集成度直接影響著最終電子產品的制造成本、尺寸和重量，通常也決定所需功率的大小。隨著射頻SoC[3-7]研究的不斷進展，如何使集成化的連續時間濾波器的設計適應單芯片無線系統發展的需求，將不得不迫使所設計濾波器的性能應具有工作頻率高、低失真、高Q值、可調諧的特點。為此，本文進行了一種中心頻率為2.14GHz的LC-Q增強型的CMOS射頻有源帶通濾波器的設計。
2射頻集成濾波器的工藝選擇
當前有多種半導體工藝可以應用于射頻集成電路(RFIC)設計[14-16]，如CMOS工藝、BiCMOS工藝、雙極工藝(BJT)、鍺硅工藝和砷化鎵(GaAs)工藝等。在這些工藝技術中，由于砷化鎵、鍺硅半導體具有較高的截止頻率、增益以及相對較低的噪聲，使得它們在射頻集成電路的實現技術方面長期處于主導地位，但是，由于通信電路中基帶處理、數字信號處理通常采用集成度更高的CMOS工藝，由于工藝的不兼容性極大地限制了它們不能與以Si為襯底的大規模數字IC進行集成，更不能滿足射頻系統集成芯片(SoC)發展的需要。Si BJT半導體雖然具有很高的跨導增益，在模擬集成電路中得到了廣泛地應用，但它在功耗和集成度方面，卻無法滿足大規模集成電路系統的要求。一般而言，CMOS半導體的集成度高、功耗低，但采用CMOS工藝進行射頻集成電路設計，還存在許多困難，主要因為它的高頻性能、噪聲性能較差，跨導增益較小，所以CMOS工藝一直主要應用于數字電路。BiCMOS工藝是BJT工藝與CMOS工藝的結合，發揮了兩種工藝的各自特點，具有較好的綜合性能，但其成本相對昂貴。
從各種應用于RFIC工藝的角度來看，盡管，CMOS半導體的高頻性能、噪聲性能，不是很好，但是由于它的工藝最為成熟、成本最低，它的應用也最為廣泛，而且在CMOS工藝[17]技術不斷地取得進步條件下，器件的特征尺寸已經進一步地按比例縮小，它的單位增益截止頻率已經接近GaAs水平，曾多次成功地挑戰了對CMOS工藝技術限制的預言，以0.18μmCMOS工藝[1]為例，MOS器件的特征頻率fT(即放大倍數為1時的頻率)已達到60GHz。由此可見，基于CMOS工藝的射頻集成電路的研究已勢在必行[16-18]，對于無線通信集成電路系統以后的發展，它必將產生深遠的影響。
3濾波器的設計
3.1片上電感的研究現狀
平面電感是實現片上電感的主要方式。它利用集成電路中的金屬互連線形成螺旋形狀而具有的電感特性，具有射頻工藝的芯片代工廠可以提供(如圖3(a)所示)片上電感。通常提供的電感采用并行的頂層金屬互連線設計而成，具有相對固定的間距、線寬和內半徑，通過不同圈數實現不同電感值。其等效模型如圖3(b)所示，其中，L為片上金屬互連線電感，Rs為金屬線內阻，Cp為表示電感兩端的耦合電容，Cox1與Cox2分別為電感對襯底的等效電容，Csub1與Csub2分別表示襯底對地的等效電容，Rsub1與Rsub2分別為襯底對地的等效電阻。然而，由于金屬線的歐姆損耗以及半導體襯底的電磁場損耗，使得片上電感的品質因數很低，就目前而言，一般不超過20[17]。而且，片上電感除了自身固有的電感之外，還具有寄生電阻、電容，以及趨膚效應等。
直接使用這樣的片上電感來實現濾波器窄帶選擇性的要求是不可能的，因此，有必要采用品質因數增強型技術，來達到基于集成LC射頻濾波器的設計要求。
3.2品質因數增強技術
由于片上電容的品質因數通常比片上電感的品質因數大很多，所以電感-電容諧振回路的品質因數主要取決于電感，如何增強片上無源電感的Q值就成為射頻窄帶LC濾波器設計的關鍵。本文采用濾波器電路品質因數增強的技術是利用負阻抗與LC諧振回路相結合的電路結構(如圖4所示)。
它的原理如下：
設RS為圖4 (a)中串聯諧振回路損耗阻抗，為了分析電路方便，由電感L和損耗阻抗RS進行等效互換，將它轉變為圖4 (b)所示的并聯諧振回路。在并聯諧振回路中，阻抗Rp約為串聯諧振回路的電感L和串聯阻抗RS之和Q2L的倍，電感和電容值保持不變，并聯LC諧振回路的品質因數可表示為
3.3電路實現
根據負阻抗增強LC諧振電路品質因數的原理，我們進行了濾波器設計。片上電感是基于TSMC 0.18μm CMOS工藝的標準電感，濾波器的結構為電感-電容諧振電路的拓撲結構，電路如圖5所示。該電路是一個二階有源LC電路結構， MOS管M1、M2相互匹配，共同構成濾波器的輸入跨導級，通過調節尾電流源ISS來調節濾波器的輸出增益。MQ1、MQ2和尾電流源IQ構成LC諧振回路的負阻抗，通過調節偏置電流IQ來控制負阻抗的大小，負阻抗可表示為-2/gmQ，MC1、MC2與電容C和電感L構成可調諧的LC諧振回路。
該濾波器的中心頻率可表示為：
4仿真結果和性能分析
根據對上述的電路分析，我們采用TSMC 0.18μm-CMOS BSIM3V3模型，利用安捷倫ADS射頻仿真工具，來驗證所給出射頻有源LC濾波器的性能，仿真結果如圖6~圖8所示。在圖6中，我們給出了該濾波器的品質因數調諧性能，發現當調節負阻抗的跨導時，濾波器的幅值在隨之改變的同時，中心頻率也發生漂移，這是由于調節負跨導改變了MOS電容的工作狀態，使其電容值有微弱的改變造成的。S參數仿真如圖7、圖8所示，當中心頻率約為2.142GHz時，通帶最大增益S21約為15dB，輸入回波損耗約為-23dB，噪聲系數為15dB。
采用雙頻輸入測試法來測量濾波器的三階交調截點的功率。選取輸入功率相等的兩個頻點信號，頻率分別為2.14GHz和2.144GHz，輸入功率為-60dBm，測得輸入三階交調截點功率約為-7.63dBm。
表1給出了該濾波器的性能，由此表可看出，本文所設計的濾波器的品質因數可在40~60范圍內調諧。但我們還應注意到這種諧振或諧振耦合型的有源LC濾波器的品質因數的提高是與濾波器的其它性能指標進行折衷得到的。
5結論
本文提出了一種基于負阻Q增強型的射頻有源CMOS帶通濾波器的設計。仿真結果表明：該設計可有效地解決射頻片上無源LC濾波器的品質因數較低，插入損耗較大的問題?？稍跓o線通信系統中得到應用。
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作者：高志強 喻明艷 葉以正
第三篇：陣列互耦誤差FIR校正濾波器設計與FPGA實現
摘 要： 針對傳統型FIR濾波器在高階條件下運算速度變慢與耗費資源增多這一問題，提出一種基于分段卷積的高速高階FIR濾波器設計方法，通過在頻域并行處理的方式實現了數據的快速處理。首先，確定濾波器的設計階數M并將其作為基準序列長度，對輸入的數字信號進行M周期延時;然后，將原序列與延時序列分別作快速傅里葉變換（FFT）;其次，將變換后的頻域結果分別與濾波器相乘后作快速傅里葉逆變換（IFFT）;最后，通過重疊保留的方法實現兩路數據的拼接。理論分析與仿真測試表明，與基于查找表（LUT）的傳統分布式方法相比，同等階數下所提方法的寄存器資源節省了30%以上。在此基礎上利用實驗平臺的實測數據進行驗證，結果表明，與互耦誤差校正前相比，校正后的幅度失配均方根小于1dB，相位失配均方根小于0.1rad，實驗數據充分展示了該方法對互耦誤差校正的有效性。
關鍵詞：數字陣導引頭;互耦誤差;FIR濾波器;現場編程門陣列;快速傅立葉變換
文獻標志碼：A
FIR correction filter design and FPGA implementation for array mutual coupling error
YAO Zhicheng，WU Zhihui*，YANG Jian，ZHANG Shengkui
Rocket Force University of Engineering Missile Engineering college， Xian Shaanxi 710025， China
Key words： digital array seeker; mutual coupling error; Finite Impulse Response （FIR） filter; Field-Programmable Gate Array （FPGA）; Fast Fourier Transform （FFT）
0 引言
數字陣列雷達作為當今雷達發展的重要組成部分，在遠距離目標探測、跟蹤以及定位上扮演著越來越重要的角色。相比傳統雷達體制來說，數字陣列雷達擁有著數量龐大的天線陣列，能夠靈活控制波束、有效提高信號增益[1]。
然而在實際系統中，會存在各種誤差使得天線方向圖的主波束方向產生偏差、寬度變窄以及零陷與副瓣抬高[2]等，導致數字陣列雷達對空間信號到達方向（Direction of Arrival， DOA）的估計產生較為嚴重的偏差，陣列的輸出信干噪比（Signal-to-Interference plus Noise Ratio， SINR）降低。其中，數 字陣列陣元間不可避免的互耦誤差給陣列信號處理帶來的影響非常惡劣。對數字陣導引頭來說，互耦誤差將直接影響到測角算法對目標的定位以及后續的成像識別，因此在數字陣導引頭的生產與日常維護中，對互耦誤差的校正顯得尤為重要。
作為互耦誤差校正的關鍵，校正濾波器承擔著對各個陣元互耦誤差的校正作用。為解決濾波器階數與硬件資源之間的矛盾，文獻[3]通過理論推導與實驗分析得出在均衡帶寬內，疊加的固定相移對均衡效果沒有影響。文獻[4]設計了一系列對比性仿真分析，深入研究了影響均衡效果的原因，得出了均衡算法的最優應用設計，對工程應用具有理論參考價值。 文獻[5]提出了一種基于傅里葉變換的通道均衡算法，通過實驗發現該算法受到許多實際因素的影響導致算法性能的嚴重下降。文獻[6]分析了逆傅里葉變換算法均衡性能不理想的原因，基于此提出在逆傅里葉變換之前先對頻域抽樣點進行優化設計的方法，使得均衡性能得到改善，同時其運算量也得到有效減少。文獻[7]借鑒快速卷積的實現方法，提出了一種基于快速傅里葉變換（Fast Fourier Transform， FFT）的高速率均衡器實現方法，與時域方法相比，該方法在濾波器階數大于32階時能明顯降低對乘法資源的損耗。
文獻[8]提出了一種改進的離散傅里葉逆變換法（Inverse Discrete Fourier Transform，IDFT），成功地克服了帶外噪聲帶來的影響。文獻[9]為了克服帶外噪聲的影響，采用的是對帶內幅度特性進行梯形擴展和對帶內相位特性進行線性外推的方法。傅立葉變換法作為頻域最小二乘擬合法的延伸，它最大的優點就是在工程上算法簡單、易于實現，這也是多數數字陣列雷達均衡器設計實例選擇該方法的原因。除了上述優點以外，對于傅立葉變換法而言，帶外噪聲會影響系數的截取，進而影響均衡器的設計與均衡結果，所以對于帶外噪聲的處理以及系數截取方式
這兩方面仍需進一步研究。
根據上述研究，結合實際處理需求，本文采用分段卷積的方法對FIR（Finite Impulse Response）濾波器進行了優化設計，使其能夠在濾波器輸入為長序列時仍能實現快速計算?；赬ilinx Zynq-7000系列現場編程門陣列（Field-Programmable Gate Array， FPGA）板卡對FIR濾波器了進行硬件設計，利用測試文件對濾波器的功能進行了測試驗證。最后利用實測數據對基于FIR濾波器的寬帶互耦誤差校正算法的校正效果進行了驗證，實驗結果表明本文設計的FIR濾波器能夠滿足系統對于誤差校正的需求，也進一步驗證了基于FIR濾波器的寬帶互耦誤差校正算法的有效性與實用性。
1 FIR濾波器的優化設計
1.1 FIR濾波器設計方案選擇
隨著數字技術的快速發展，現場可編程門陣列（FPGA）得到了迅速發展和普及，整個器件的集成度與功能的多樣性以及器件可靠性都非常出色。目前基于FPGA的高速高階FIR濾波器的設計主要有兩種方式：分布式算法（Distributed Arithmetic， DA）以及快速傅里葉變換法。
1）分布式算法。
分布式算法是一種實現乘法與加法運算的算法。其主要原理如下：
一個FIR濾波器的時域表達形式為：
y （n）= ∑ N-1 n=0 h （n）× x （n）= h （0） x （0）+ h （1） x （1）+L+ h （N-1） x （n-1）
（1）
進一步假設 h （n）為已知常數，而 x （n）為輸入變量。對于有符號DA系統中假設變量 x （n）的表達式為：
x （n）=-2B· x B（n）+∑ B-1 b=0 x b（n）·2b; x b（n）∈[0，1]
（2）
式中： x b（n）代表的是 x （n）的第b位， x （n）代表信號 x 的第n個采樣。將式（2）代入式（1）可得：
y （n）=∑ N-1 n=0 h （n）· { -2B· x B（n）+∑ B-1 b=0 x b（n）·2b }
（3）
重新分別求和，可得：
y （n）= -2B·∑ N-1 n=0 h （n）· x B（n）+∑ B-1 b=0 2b·∑ N-1 n=0 h （n）· x b（n）
（4）
對于∑ B-1 b=0 2b·∑ N-1 n=0 h （n）· x b（n）的硬件實現，就是使用一個查找表（Look Up Table， LUT）實現映射，并提前設定程序的LUT接收一個N位輸入向量：
x b（n）=[xb（0），xb（1），…，xb（N-1）]
（5）
輸出為：
h （n）· x b（n）= [h（0）·xb（0），h（1）·xb（1），…，h（N-1）·xb（N-1）]
（6）
輸出由相應的二次冪加權并累加，得到最終結果。
2）FFT法。
在頻域實現FIR濾波器便是利用時域上的卷積等效于頻域上相乘的原理。
y （n）= x （n） h （n）=IFFT{FFT[ x （n）]×FFT[ h （n）]}
（7）
在實際系統中，濾波器的輸入序列為有限長序列。假設兩個有限長序列 x （n）與 h （n）的長度分別為N與M，將兩序列進行補零操作使得兩序列長度均為L（L=N+M-1）：
x ′（n）= x （n）， 0≤n≤N-10， N≤n≤L-1
（8）
h ′（n）= h （n）， 0≤n≤M-10， M≤n≤L-1
（9）
獲得了兩個長度為L的序列后，利用循環卷積代替線性卷積：
y L（n）= x （n） h （n）= y C（n）= x ′（n） h ′（n）
（10）
式中，與分別表示線性卷積與循環卷積。
利用FFT計算 y L（n）的步驟為：
1）對 x ′（n）做L點DFT得到 X ′（k）;
2）對 h ′（n）做L點DFT得到 H ′（k）;
3）計算 Y （k）= X ′（k） H ′（k）;
4）對 Y （k）做L點IDFT得到 y L（n）。
3）方案比較分析。
數字陣導引頭系統各陣元通道接收數據帶寬較寬，基帶信號采樣率較高，數字正交解調后的I/Q兩路信號的數據量較大，因此對于濾波器的處理速度有較高的要求。除此之外，為了保證信號校正的精度，需要設計較高階數的濾波器進行校正。綜上所述，校正濾波器對于階數與處理速度均有較高的要求。
基于FFT的FIR濾波器的頻域方法與時域方法相比減少了大量的運算量，并且濾波階數越高其速度提高得更為明顯。與基于分布式算法的FIR濾波器相比，同等階數下基于FFT的FIR濾波器的處理速度更快，但資源消耗得更多。隨著未來數字技術的發展，硬件資源的集成度將越來越高，同等階數下基于FFT的FIR濾波器在處理速度上將越來越占有優勢[10]。
綜上所述，選擇基于FFT的FIR濾波器作為數字陣導引頭校正濾波器的設計方案。
2 基于分段卷積的FIR濾波器優化設計
在實際數字陣導引頭互耦誤差校正中，通常濾波器處理的序列 x （n）的序列長度較長。如果利用有限長序列進行卷積處理，快速傅里葉變換（FFT）與快速傅里葉逆變換（Inverse Fast Fourier Transform，IFFT）點數會很大，給硬件造成較大的負擔;并且硬件的處理能力有限，并不能完成對于過長序列的FFT與IFFT;除此之外， h （n）還需要補較多的零。因此使用分段卷積的方式進行處理。
分段卷積是將 x （n）分成與 h （n）點數相仿的序列，分別使用FFT的方法得到每段的卷積結果，然后按一定的方式將序列接合在一起以最終得到總的輸出序列。分段卷積主要有兩種方法：重疊相加法與重疊保留法。
2.1 設計方法分析
1）重疊相加法。
重疊相加法需要將 x （n）分為若干個點數為N的序列 x m（n），并且將序列 x m（n）與M點序列 h （n）補零至點數為N+M-1，再進行 N+M-1點的FFT。通過觀察，各分段卷積結果有重疊，需將重疊的部分相加得到最終的結果。整個方法需要對 x m（n）與 h （n）均進行補零，且FFT的點數較多，在實際FPGA實現中浪費了較多時間在補零上[11]。
2）重疊保留法。
重疊保留法需要將 x （n）分成若干個點數為N的序列 x m（n），保證前后兩個序列有M-1個點是重疊的，將 h （n）補零至點數為N，并對兩序列進行M點FFT。最后保留各段卷積后結果的后 N+M-1個樣本，構成最終的序列。重疊保留法與重疊相加法的本質結果是相同的，但是重疊保留法的運算過程不需要對輸入序列進行過多的補零操作，并且序列 h （n）可以提前進行補零以及FFT操作進而存入ROM中，因此選擇重疊保留法進行分段卷積。
2.2 基于重疊保留法的校正濾波器優化設計
重疊保留法的具體原理如下：首先將 x （n）進行分段，使前后兩序列中有M-1個點的重疊部分， x m（n）表示將 x （n）分段后的第m部分：
x m（n）= x （n+m（N-M+1））; 0≤n≤N-1
（11）
其長度為N，此時M≤N。對 h （n）進行補零操作得到 h ′（n），使得序列長度為M。利用循環卷積得到序列 h ′（n）與 x m（n）的卷積結果：
y ′m（n）= x m（n） h ′（n）
（12）
舍棄 y ′m（n）的前M-1個樣本，保留剩下的N+M-1個樣本，得到：
y m（n）=
0， 0≤n≤M-2
y ′m（n）， M-1≤n≤N-1
（13）
將 y m（n）拼接起來，得到 x （n）與 h （n）的線性卷積 y L（n）。
由上可知，單線程的卷積使得整個信號處理的效率較低，難以實現整個模塊的快速操作，并且重疊保留法需要對長序列進行特殊的分段。因此結合實際設計一種基于重疊保留法的校正濾波器。具體步驟如下：
1）確定濾波器 h （n）的階數為M，即序列長度為M，針對輸入的數據序列 x （n），對其進行延時M個周期得到 x （n-M+1）;
2）對 x （n）與 x （n-M+1）兩序列進行均勻分段得到 x m（n）與 x m（n-M+1），每段長度為N點滿足N=2（M-1）且N為2的乘冪;對兩序列分別做FFT，得到 X ′m（k）與 X ″m（k）（k=0，1，…，N-1）;
3）對 h （n）進行補零操作得到 h ′（n），其點數為N，做FFT得到 H ′（k）;
4）分別將 X ′m（k）與 X ″m（k）于 H ′（k）做乘積，繼而做IFFT，得到N點的序列 y ′m（n）與 y ″m（n）;
5）分別取 X ′m（k）的與 X ″m（k）的后M-1個點，拼接成完整的N點的輸出序列 y L（n）。
通過對上述步驟分析可知， x （n）延時后得到 x （n-M+1），兩序列再進行分段，此時兩序列之間相差M-1個時鐘。在實際FPGA中，數據是按時鐘輸入的，所以 x m（n）與 x m+1（n）之間相差M-1個時鐘。對于重疊保留法，每個子序列經過循環卷積舍棄前M-1個數據，并保留剩余M-1個數據作為最終線性卷積的結果。當 x m（n）與 x m（n-M+1）兩序列同時輸入進行FFT與IFFT后，分別經過重疊保留的操作，再進行拼接得到的序列等于常規方法中前兩個序列重疊保留后的序列。
兩路數據并行處理相比一路數據處理來說大大縮短了數據處理的時間，兩路輸出可以無縫拼接為完整的輸出，不需要浪費多余的RAM對輸出數據進行延時拼接，并且該設計流程能夠充分發揮FPGA中FFT IP核Pipelined Streaming I/O結構在數據處理上的優勢[12]，再加上分段卷積的方式在高階高速校正濾波器上比其他方式擁有明顯優勢，所以這一優化設計能夠較好地滿足校正濾波器的設計需求。
3 基于FPGA的FIR濾波器設計與實現
3.1 校正濾波器總體設計框架
本節基于Xilinx Zynq-7000系列 XA7Z020CLG484設計一款64階FIR濾波器[13-14]。根據2.2節中所提的設計方法，首先將信號分為兩路并對其中一路信號進行延時63周期，將輸入數據進行分段，每段長度均為128點，分別做FFT，得到對應的頻域輸出;其次從ROM中讀取提前存入的濾波器系數，并將兩路頻域輸出與存儲在ROM中的FIR濾波器頻域數據進行相乘（乘法器輸出也是用過流水實現的）;經過上述兩步后經過IFFT處理模塊，只保留原始輸出信號的后63點與延時后輸出信號的65點，共同組成最終輸出的128點，得到完整的線性卷積結果，進而可以實現待校正數據在校正濾波器中的流水線操作。具體設計如圖3所示。
其中：
data_delay模塊：通過調用RAM IP核實現對輸入數據x_data的讀寫，進而對x_data進行延時處理;
fft_top_xfft模塊：通過調用FFT IP核實現對輸入數據x_data的FFT;
fft_top_x63fft模塊：通過調用FFT IP核實現對輸入數據x_63data的FFT;
fft_result_multiple模塊：調用事先存入ROM的hfft_real_data與hfft_imag_data，并且通過調用Complex Multiplier IP核，實現對數據的頻域相乘;
fft_top_xifft模塊：通過調用FFT IP核實現對xfftXhfft_data_imag與xfftXhfft_data_real的IFFT;
fft_top_x63ifft模塊：通過調用FFT IP核實現對x63fftXhfft_data_imag與x63fftXhfft_data_real的IFFT;
chongdie_out模塊：通過調用RAM IP核實現對數據的緩存，進而實現對輸出序列的保留與拼接。
3.2 FFT/IFFT模塊設計
該設計利用Xilinx FFT IP核實現各模塊的FFT/IFFT功能，FFT IP核可以支持點數較大的FFT運算，FFT內核可以實現N點DFT或IDFT計算，其中N=2m（m=3，4，…，16）。FFT內核有四種可選擇的結構：Pipelined Streaming I/O、Radix-4 Burst I/O、Radix-2 Burst I/O以及Radix-2 Lite Burst I/O，其中Pipelined Streaming I/O結構允許連續對輸入數據進行變換。
本設計的四個模塊中128點的FFT/IFFT均采用Pipelined Streaming I/O結構實現。Pipelined Streaming I/O結構利用多個基2蝶形運算處理單元級聯的方式實現對連續數據的處理。每個處理單元都有自己的存儲模塊用于存儲輸入數據和中間運算數據（如圖4所示）。FFT IP核可以在執行當前幀數據運算的同時讀取下一幀的數據，并輸出上一幀數據運算的結果。這種架構也可以單獨計算一幀的數據或者計算間斷的數據輸入。輸入數據是以順序的方式輸入到FFT IP核中，而數據輸出可采用順序輸出或者是倒序輸出。在選擇順序輸出的時候，會占用更多的存儲器資源[15]。根據上述分析對Xilinx FFT IP核進行配置，如圖5所示。
上述四個模塊中，fft_top_xfft與fft_top_x63fft模塊實現的是對輸入數據的FFT，而fft_top_xifft與fft_top_x63ifft實現的是對輸入數據的IFFT，在FFT IP核的配置過程中，利用模塊中的輸入fft_or_ifft對FFT IP核進行配置實現響應的功能。
3.3 頻域相乘模塊設計
在整個結構中fft_result_multiple模塊的作用是從濾波器系數存儲器中讀取濾波器系數并與FFT的輸出相乘，得到頻域相乘的結果。頻域相乘模塊包括地址控制單元與復數乘法器兩部分。其中核心復數乘法器主要利用了Xilinx中的Complex Multiplier IP核實現復數的相乘的功能，具體IP核的配置如圖6所示。
3.4 存儲模塊設計
在整體設計中，存儲器模塊的主要作用是利用ROM存儲濾波器系數和利用RAM實現了對輸入數據的延時以及利用RAM完成數據的緩存以及讀取進而實現兩路輸出數據的重疊保留。
存儲器模塊是采用XA7Z020CLG484片內的嵌入式Block
RAM模塊組成的單口RAM存儲器。本設計采用Xilinx提供
的Block Memory Generator IP核對存儲器模塊進行設計。其
中data_delay模塊、fft_result_multiple模塊和chongdie_out模
塊的設計指標如表1所示。
3.5 仿真驗證及分析
為進一步驗證FIR濾波器的設計效果，本節基于上述設計的濾波器，設計了測試文件對濾波器的濾波效果進行測試，測試文件內部結構如圖7所示。測試文件利用DDS Complier IP核構成兩個模塊dds_signal1和dds_signal2分別生成10MHz與80MHz的單頻信號，信號采樣頻率為640MHz，然后將兩路信號合成一路作為輸入送入設計的FIR濾波器top模塊中。在此基礎上，利用Matlab中Filter Designer生成64階截止頻率為64MHz的低通濾波器，并將濾波器系數存入hfft_imag和hfft_real中。最后在VIVADO軟件中利用測試文件進行功能測試。
測試結果表明所設計的濾波器可以將輸入數據的高頻部分剔除出去，只保留低頻部分的單頻信號。在64MHz工作時鐘下，FIR濾波器完成運算只需要1ms左右，可以滿足對濾波器速度的要求。
對于該設計，通過編譯得到資源占用情況如圖8所示。
為了比較本文算法與傳統分布式算法在硬件資源的消耗上的差別，同樣在Xilinx ZYNQ-7000芯片上實現64階濾波器，對比分析結果如表2所示。
分析表2可知，基于分段卷積的并行算法與傳統分布式算法相比，其寄存器、LUT（Look-Up-Table）和DSP（Digital Signal Processor）等資源占用率都得到明顯降低，這是由于采用了分段卷積的方法實現高階FIR濾波器可以有效減少運算部件的數量。
4 校正效果測試
4.1 實驗設計
本文針對校正濾波器階數較高、處理序列較長的特點，采用第2章中的設計方法對FIR濾波器進行設計。為了進一步驗證校正濾波器對于誤差校正的效果，利用八陣元數字陣列接收系統實驗平臺得到各通道的頻域特性，進而對校正濾波器的校正效果進行驗證。由于陣列接收到的采樣信號中包括多種誤差的影響，其中最主要的便是幅相誤差與互耦誤差。為了驗證寬帶互耦誤差校正方法的性能以及本文設計的FIR濾波器的校正效果，利用文獻[6]中的寬帶幅相誤差校正方法對陣列接收數據幅相誤差進行了校正。經過寬帶幅相誤差校正后的數據中主要包含互耦誤差，進而消除了幅相誤差對實驗的影響。
本文利用八陣元數字陣列接收系統實驗平臺，通過該平臺獲取實驗數據驗證校正濾波器的校正效果。平臺框架如圖9所示。該系統的接收天線為八陣元均勻線陣，接收天線可工作頻段為0.6～3.0GHz，具有窄帶和寬帶兩種模式，窄帶瞬時帶寬為8MHz，寬帶瞬時帶寬為500MHz。數字接收組件由高速ADC（Analog-to-Digital-Converter）、高性能FPGA組成。
具體實驗步驟如下：
1）將實驗系統調整為校正模式，利用暗室中設置的信號源生成帶寬為500MHz、中心頻點為2.7GHz的線性調頻信號射向陣列，進而得到各通道頻率響應;
2）利用寬帶幅相誤差校正方法對陣列各通道頻率響應進行幅相誤差校正進而得到僅含有互耦誤差的陣列接收數據;
3）利用互耦誤差校正算法得到校正濾波器矩陣，該矩陣由64個濾波器組成;
4）在得到了濾波器系數的基礎上，將濾波器系數存入ROM中，利用FPGA分別對各個濾波器進行設計與實現;
5）將各通道接收數據輸入相應濾波器中得到輸出數據，并將對應通道的輸出數據進行相加，最終得到校正后的完整通道頻率特性。
4.2 實驗結果與分析
為了便于觀察寬帶互耦誤差校正方法的校正效果，本文以第一通道為參考，給出了其他通道相對于第一通道的幅度差與相位差。
由圖10可知，未對互耦誤差進行校正時，幅度起伏可達到8.4dB，各通道的相位特性隨頻率非線性變化，經過寬帶幅相誤差校正后的數據一致性較好;但是受互耦誤差的影響，各通道特性存在較明顯抖動。經過處理后，幅度起伏降低至3.5dB以下，各通道相位基本呈線性變化。由此可見，寬帶互耦誤差校正算法是有效的。
為了定量地描述陣列各通道間的一致性，定義第i個通道的失配特性為：
Di（f）= Ci（f） Cref（f） =ai（f）exp（ji（f））
（14）
式中，Ci（f）和Cref（f）分別為第i個通道和參考通道的頻率響應。
幅度失配均方根和相位失配均方根定義如下：
Δai= 1 B ∫B/2-B/2 ai（f）- i（f） 2df
（15）
Δi= 1 B ∫B/2-B/2 i（f）- i（f） 2df
（16）
其中：B為帶寬， i（f）和 i（f）分別表示理想條件下的幅頻與相頻特性。
以第一通道為參考，各通道的幅度與相位失配均方根如表3所示。未校正時，最大幅度失配達到了2.5dB，最大相位失配達0.32rad，并且各通道之間的幅相失配差異較大;經過基于FIR濾波器的寬帶互耦誤差校正方法校正后，幅度失配均方根小于1dB，相位失配均方根小于0.1rad。這充分說明了本文方法對于互耦誤差校正的有效性。
5 結語
為了進一步將理論算法應用于實際工程中，本文設計了一種基于分段卷積的高速高階FIR濾波器。首先分析了基于分布式算法與基于FFT法的FIR濾波器的設計方案，并比較了它們的優缺點，發現基于FFT法的FIR濾波器頻域設計方案更適合系統對濾波器高速高階的需求;然后結合實際處理需求，基于分段卷積的方法對FIR濾波器進行了優化設計，使其能夠在濾波器輸入為長序列時仍能實現快速計算;基于Xilinx Zynq-7000系列FPGA板卡對FIR濾波器進行設計，利用測試文件對濾波器的功能進行了測試驗證，并利用實測數據對基于FIR濾波器的寬帶互耦誤差校正算法的校正效果進行了驗證，實驗結果表明本文設計的FIR濾波器能夠滿足系統對于誤差校正的需求，也進一步驗證了基于FIR濾波器的寬帶互耦誤差校正算法的有效性與實用性。
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作者：姚志成 吳智慧 楊劍 張盛魁