總結是一種事后記錄方式，針對于工作結束情況、項目完成情況等，將整個過程中的經驗、問題進行記錄，并在切實與認真分析后，整理成一份詳細的報告。如何采用正確的總結格式，寫出客觀的總結呢？以下是小編整理的關于《fpga研發牛人心得總結》，僅供參考，大家一起來看看吧。
第一篇：fpga研發牛人心得總結
轉載注會牛人心得
賓簡介：黃卉：生于1984年7月，2006年畢業于北京大學，文學與經濟學雙學士，北京大學優秀畢業生。2006年1-3月于日本國日吉株式會社實習，現就職于安永華明會計師事務所。2007年參加中華會計網校注冊會計師考試，并于當年一次性通過5門。(會計65分、審計65分、稅法7
2、經濟法70分、財務成本管理66分，總成績338分)，獲網校注會二等獎學金?？荚囆牡?mdash;—-業精于勤初生牛犢不怕虎出世以來所歷考試數以千計，每每笑傲考場，素來不懼。后置身象牙塔中，蔑視考試情緒甚囂塵上，遇語言級別等社會考試，統統裸考之，竟也屢試不爽。零六年畢業入安永，初聞注會難，難于上青天，心里自然不屑，意氣之下，報它五門;至于網校，也曾因好奇打開網頁觀其究竟，只見眼花繚亂不知如何是好，遂關閉。
對此類社會培訓心里終究不屑也。遂粗略翻看教材一遍，九月參考，自信滿滿，未曾想鎩羽而歸，深受打擊。都說初生牛犢不怕虎，卻不料我義無反顧沖進虎口中。又見注會，又見網校次年又逢報名時，仍報五門，原因有二：一者為報仇雪恨，一洗當年全軍覆沒之辱;二者生性懶惰，竊想快刀斬亂麻，一勞永逸，否則明年復明年，明年何其多!既要報仇雪恨，自當懸梁刺股，臥薪嘗膽，端正思想，重新做人。正當遍訪好友，尋覓破敵良策之際，又聞網校良師益友頗多，可助一臂之力。疑，登錄聽課三五節，大呼相見恨晚。名師鎮定自若，頗有大將風范?；虿W多才，或幽默風趣，或循循善誘，或深入淺出，真可謂談笑間檣櫓灰飛煙滅。嘆，前次若有此良師益友相助，何至于全軍覆沒。
服，遂謹遵教誨。自古華山一條路古人云："書山有路勤為徑，學海無涯苦作舟";賣油翁亦有言道："我亦無他，但手熟爾";甚至于耐克也開始宣傳"練到贏".想必不是胡說。因此即便懶惰如我，也需得勤奮起來?？记皟稍掠杏?，每日必學習
八、九時，聽課讀書練習循環往復。若有偷懶之意，則以報仇雪恨激勵之，以一勞永逸誘惑之，腳踏實地，孜孜不倦。戰略上蔑視，戰術上重視戰術上，階段有五：基礎、聯合、匯總、演習、實戰也?；A：謹遵師囑，穩扎穩打，力求面面俱到，忌囫圇吞棗，不求甚解聯合：亦稱小綜合，比較相似相仿之內容，求同求異，加深理解匯總：亦稱大綜合，意為大塊知識綜合交叉利用，抓大放小，力求融會貫通演習：貫穿于上述各階段之中，每遇試題必親自上陣一戰，打出個究竟方可罷休，忌邊戰邊看題解，以為自己有能耐，其實不然;初始階段敗仗乃兵家常事，毛主席說"打得贏就打，打不贏就跑"，此處并不適用。
打得過得也打，打不過也得打，所謂置之死地而后生。戰者次數眾，方可對敵方脾性了然于心，有的放矢，事半功倍。戰畢，無論成敗都須總結經驗，赫拉克利特雖有言說"人不能兩次踏進同一條河流"，但若不洞悉是非成敗之所以然，十之八九將淹死于同一河里。實戰：戰略上蔑視之，狹路相逢勇者勝，必勝。戰略陣型上，眾所周知，亦有五：會計、審計、稅法、經濟法、財管也。會計：自古以來為兵家必爭之地。其戰略地位，觀考試全名便可略知一二："注冊會計師"，而非注冊審計師、注冊稅法師、注冊經濟法師、注冊財管師爾。蓋其自身內容龐雜，豐富多變，奧妙無窮，亦因其之于審計之基礎作用舉足輕重。復習時須得平心靜氣，戒驕戒躁，全面戰與攻堅戰并舉，制高點各個突破，不可心存僥幸。 假若全部備戰軍力為十，此處須用三成。審計：內容玄妙，變化莫測，常千斤撥四兩，使錯氣力，頗有些謀事在人，成事在天之味道。破此陣之不二法門在于會計基礎深厚，職業嗅覺敏銳加之歷年試題思路把握準確，其中尤以審計報告類型為最，須潛心研究各狀況下之應對方法?？捎靡怀绍娏?。財管：須熟知財務公式及比率相互關系，達到爛熟于心之境地，方可應用自若。為達此效，須堅持不懈，不可有怕苦畏難情緒，假以時日，必豁然開朗。須用三成軍力。稅法：勤練兵，多演習為王道。注意事項參見戰術之演習階段?？捎脙沙绍娏?。經濟法：記憶力之比拼，多看。竊以為一周足矣?？捎靡怀杀?。一年河東一年河西從上法苦讀兩月有余，九月考畢，如釋重負。及出榜之日，聞己及第，對著榜單左看又瞧，雖不及范進兩手一拍當場到地，不省人事，卻也是欣喜若狂，不能自己。
回想當年鎩羽而歸，落荒而逃，不禁唏噓。后，詢破敵秘笈者甚眾，答曰：無他，唯勤奮爾。此文不文不白，若能博諸君一笑，一解讀書之苦悶，間或有些許感悟，則無憾矣。07年考的是會計和稅法?？偣矎土暤臅r間是2個月，平均下來每天看書的時間差不多2個小時左右，最后會計是72分，稅法是64分。會計：最大的體會就是，一定要聽張志鳳的課，平時的輔導班根本不用報，聽網校的足夠了，可以下載下來反復聽。張志鳳的特點就是對準則的解釋很多，非常有助于對會計處理的理解。他講的最好的幾章就是：長期股權投資，企業合并以及合并會計報表。這些對做大題目特別有幫助。當然，張志鳳的課重點突出，但是有些細節方面容易疏漏。而徐經長是博士出身，理論功底很扎實，講得非常細，但我沒有全聽過，只聽過他的所得稅課件，感覺還是很細的，如果，有足夠的時間，同時沒有會計基礎，還是先聽徐經長的課比較好，但是，張志鳳的那個經典3章是一定要聽的。 至于做題，我做的輕松過關2，大章節后面的習題基本都做過，最后就是6套題，個人感覺會計還是在于理解，題目到不一定要作很多稅法：沒啥好說的，葉青的課件足夠了。對于稅法，除了做題還是做題，最后沖刺的時候，差不多做了10套模擬題。08年這次考得是審計(65分)、財管(72分)和經濟法(73分)，從5月份正式開始看，一共是4個月，平均每天3個小時吧審計聽過徐永濤和楊麗萍，感覺都差不多，徐永濤更有意思，徐永濤更偏重實務一些，楊麗萍更加細致，更偏重應試。但是，個人感覺，審計的課件需要聽，但因為沒有實務的經驗，不需要像會計那樣聽得很細致。題目還是要做的，我差不多也做了10套左右的模擬題目，輕松過關的題目倒是沒有很仔細做過，我沒有實務經驗，所以還是希望通過做綜合模擬題來積累，如果有實務經驗的，題目應該可以做的少一些的吧。
財務管理：沒的說，當然是陳華亭，雖然口音不咋的，但是課程的內容和質量還是很有才的，特別是他對概念和公式的一些總結對考試很有幫助。題目的話，我差不多也做了10套題目，輕松過關也做了一部分章節的題目，財管還是要多做題，題目做多了，考試的時候才會順手。這次財管考試，最后的大題目幾乎全錯，但是前面的計算題基本全都作對，感覺和平時的練手很有關系。經濟法，當然是郭守杰了，各方面的總結和重點把握都很到位。個人感覺，經濟法其實還是偏重理解，而不是記法條。如果，法條都能理解，背下來其實并不難，題目也不需要做很多，一開始我準備了12套經濟法模擬題，后來發現做了5套，基本每次都能及格，后來就不怎么作模擬題了，只把錯的題目看看就是了。 最后，個人感覺，cpa主要還是消磨時間(當然，對于那些大牛來說，1個星期搞定一門不在話下)，所以，還是需要每天都花時間去看，不在于每天看很長時間，而在于每天都看，否則很容易前看后忘記。----會計徐經長——這老師講課比較細致，適合初學者，容易聽明白，不過，有點啰嗦，有些難點講不太透徹。張志鳳——他講的蠻不錯的，聽起來不讓人覺得想睡覺，說話比較形象，不過習慣了他的風格之后才比較容易聽得懂。聽他課的話，之前最好先看一下教材，因為他有些簡單的東西不會講的很詳細。但重點把握的比較準確。題目講的蠻清楚的。審計劉圣妮--這老師很可愛的，講的既細致又有趣，對教材分析的很到位。
不過有點湖北口音，聽聽就適應了，我審計之前也聽了其他幾位老師的課，但覺得收獲真的不大，浪費了很多時間(這么說可能有點不厚道...)財管：閏華紅——我當時第一遍聽的是這個老師的課，教材講的蠻清楚的，但有點啰嗦，我不太喜歡她講題的風格，不是很會歸納總結類型。陳華亭——這個老師我喜歡，第二遍聽了他的課，不過還是有點不知道哪里的口音。。。他講題思路很清楚，還會講些方法，我覺得挺有用的，增強了我的信心。稅法：葉青——她是個蠻有經驗的老師，講課很到位，能幫你把教材框架和知識點理得很清楚，而且她今年的串講貌似壓中了一些題目，基本上聽她的課應該就夠了.經濟法：郭守杰——我最喜歡的一個老師啦，講課很逗，感覺聽著他的笑話就能很輕松的把知識點記牢，上他的課對煎熬的復習生活是種很好的調劑。 2008-12-19|ZT注會新教材下來之前會計的復習建議
標簽：注會CPA日前，中國注冊會計師協會下發《注冊會計師考試制度改革工作方案(征求意見稿)》，新考試制度將于2009年正式實施，同時，現行制度將針對老考生繼續實行一年。征求意見截止到9月22日，具體修改方案預計將于年底發布。其主要內容是將考試分為兩個層級、新增考試科目《公司戰略與風險管理》，并對實務經歷提出要求。那么，2009年注冊會計師考試各門課的難度是否會加大?諸多變化引起熱議，筆者就此采訪了某教育學院的老師。 新考試擬分兩層級，科目6+1據介紹，改革方案征求意見稿主要呈現出兩階段、6+1的新變化。所謂兩階段，是指將注冊會計師考試分為專業階段和高級階段兩個級別，考生只有越過專業階段的臺階，才能參加高級階段的測試，只有兩階段成績合格者才能最終獲得中國注冊會計師全科資格證書。專業階段主要測試考生是否具備會計專業大學本科畢業所應具備的基礎理論知識，是否具備注冊會計師執業所需的基礎理論知識，是否掌握基本應用技能和基本職業道德要求。高級階段主要是對考生綜合知識的考核和綜合能力的測試，包括測試考生是否具備在注冊會計師職業環境中能夠合理、有效地運用專業知識和法律知識的能力，并測試考生保持職業價值觀、道德與態度等綜合能力。
所謂6+1，是指基于專業階段的會計、審計、財務成本管理、經濟法、稅法、公司戰略與風險管理(新增)的6項考試科目，加上高級階段的1科綜合測試，形成完整的考試科目體系。專業階段單科成績5年內有效，高級階段考試科目3年內完成。專業階段考試設6科，并在有關科目中相應增加企業、政府及非營利組織的籌劃、組織、管理及其運營環境的知識，信息技術應用與評價，職業道德等基本知識。與現行5科考試相比，專業階段考試重點測試基礎理論和基本應用技能，難度略有降低，內容略有擴充。新增的公司戰略與風險管理科目主要考核《中國注冊會計師勝任能力指南》，要求考生具備組織和企業的相關知識。報考條件將有所收緊此外，征求意見稿對實務經歷提出了建議性要求，對實務經歷條件進行了限制，即考生參加最后一科綜合測試，應在具有1年實務經歷的基礎上報考，以便更好地適應綜合測試要求。 其表示，高級階段的綜合測試科目則是對考生綜合能力的考查。兩個層級的總體考試難度與現行考試難度相當。其次，改革方案征求意見稿建議將現行注冊會計師考試相關科目的英語附加題制度及英語測試制度加以合并，與有關國家和地區會計師組織聯合舉辦統一的英語水平測試，水平定在在英語環境中工作的能力。英語水平測試合格證書獨立于注冊會計師全國統一考試合格證書。英語水平測試擬于2009年實施，考生在取得注冊會計師考試全科合格后才能報考。2009年新舊考試制度將并行新的考試制度擬從2009年起實施，現行考試制度在2009年繼續執行1年。從2010年起，現行考試制度將廢止。2009年，首次報名考生及曾報考但未通過任一考試科目者，需按新制度報考;現行制度下已通過部分考試科目的考生，可選擇新舊任一制度報名參加考試。 2009年度考試結束后，參加現行考試制度考試的考生，累計通過全部5科，準予發放全科合格證書;未能取得全科合格證的考生，其仍有效的單科合格成績自動轉換為新制度下的合格科目，2010年按新考試制度參加考試。2010年，全面實施新考試制度，現行考試制度同時廢止。對于正在準備或者已經參加了部分科目的學生而言，面對明年考試制度即將修改，并不會影響其考試。對此修改，考生也大多表示支持。其稱。要想獲取含金量高的注冊會計師證書，建議考生要把握考試趨勢、轉變考試方式的同時，更要厚基礎、重應用，特別強調的是執業現場解決問題的能力。注會新教材下來之前會計的復習建議
一、明確報考科目會計與稅法和財務成本管理銜接的內容較多，經濟法和審計今后將相對獨立。 如果從知識銜接的角度上來講，會計最好能結合稅法和財務成本管理(審計考試結合會計的觀念可能需要改變，據說循環審計要調整到非常6+1中的1里面)。因為會計中所得稅最好有企業所得稅相關的基礎，會計中現值思想、折現率等相關內容的廣泛應用也需要對于貨幣時間價值有更加深刻的認識，而不是簡單記憶。財務成本管理的學習自然需要對會計的三大報表有很好的理解才行。經濟法和審計可能會相對獨立一些，盡管財務成本管理中也涉及部分經濟法的內容，但是并不是考核的重點。另外經濟法和審計需要記憶的東西多一些，而會計、稅法和財務成本管理需要記憶與大量計算相結合，因此報考時可以把這兩類適當搭配。因此，新老考生都需要根據自己的基礎、已通過課程、學習時間等因素，確定2009年的考試科目，個人建議以2-3門為宜。
二、2008年會計考試反映出的新特點盡管考前基于考試制度改革，很多考生得出了可能會放水的結論，但是透過考題尤其是會計科目的考題，還是反映出了與改革方案中降低考試難度相反的內容?？陀^題以案例模式出題有幾大優勢，最主要的是出題者可以更靈活。最大限度規避了以前單項選擇題綜合性不強、多項選擇題僅僅考核概念性知識點的缺陷。主觀題尤其是計算分析題的考核也是更加的靈活，需要考生有極強的應變能力。具體來講，2008年的考試主要有以下幾個特點：1.加大對基礎知識的考核力度比如固定資產相關的核算，在單項選擇題和綜合題中都有體現，收入的確認、外匯業務、借款費用、資產負債表日后事項、會計政策和估計變更以及差錯更正等也是經常出現的傳統考點。 2.考核的知識點更加深案例模式決定了在一個題目中可以綜合地考核某章節甚至是幾個章節的內容，任何一個細節的疏忽，都可能造成吃不透、拿不準、做不對，甚至影響后面有聯系的內容。因此需要對章節的內容達到理解、融會貫通的程度，關注基礎知識中的特殊處理。3.不放過非重點章節每股收益，考前很多考生認為也就是一分，直接放棄了，沒想到出人意料的考了三分。股份支付的英文題目，對于英語基礎不錯的考生也是一個很大的打擊，很容易得分的題目，因為不記得具體核算，只能是望題興嘆了。4.靈活性更強有一部分題目教材上沒有詳細講解，需要看會計準則、需要結合實際、甚至需要用到財務成本管理上的內容。罵聲一片之后應該是每個考生的反思，如何改變自己去適應注冊會計考試對考生提出的更高的要求。
三、新教材下來之前會計的復習建議關于學習方法的論述散見各個論壇，而每位考生也都有自己的一套模式，其實無論哪種模式，適合自己最好。簡單來講就是根據自己掌握情況，合理分配考試之前的學習時間。對于零基礎考生，強烈建議先聽課后看書再做題最后再看書的學習過程。通過聽課可以對教材的內容有個整體的認識，尤其是難以理解的知識，老師的講解能起到事半功倍的效果。后看書則是消化老師講解的知識以及按照教材系統學習內容的過程。做題的環節也很關鍵，是檢驗前兩個階段學習成果的最好手段，尤其適合看書、聽課不知所云或者不知道學什么、怎么學的考生。最后再看書環節往往是很多考生不夠重視的環節，此環節是前三個環節的補充，能夠起到查缺補漏的作用。
對于有一定基礎的考生，學習的順序可以按照看書、聽課(重點、難點部分)、做題和總結幾個步驟進行。教材是根本，一定要系統看。聽課則僅僅需要對重點章節、個人理解不好的章節有選擇的聽就可以。因為目前來講很多題目可能都作過，所以此環節主要是對于一些細節的把握，尤其是做錯的部分，一定要弄明白是怎么回事，達到理解和獨立準確做題的標準?？偨Y非常關鍵，尤其是章節之間銜接的內容，相似知識點的內容，一定要動手獨立整理?？忌梢园凑丈厦娴慕榻B，結合個人情況給自己制定詳細的學習計劃。當然計劃是死的，人是活的，如何最大限度利用起這么一段寶貴的時間真的非常關鍵。堅持是對考生提出的最大的要求。新教材下來之前如果能夠完成上面所說的內容，就為后面的復習備考打下比較堅實的基礎，但是距離考試的要求還有很遠的路要走。
不過只要我們明確目標，制定計劃、有效執行，一定能在改革前夕給自己一個滿意的答復!
第二篇：角色轉變：從大學生到職業人心得
一個人的成長，不僅會受到社會，文化的影響，同時地域文化，生活習慣也是一個重要的影響因素。
一個人對自己的定位很重要，正所謂，在其位，謀其職，在什么位置上就該做什么事，說什么話，不能錯位，越位，少做了就錯位，多做了叫越位。我們應該做自己該做的，并且把他做好，這才是正確的職業定位。
作為職業者來說，我們必須認識到社會的期望，服務對象的期望和服務旁觀者，同事的期望，只有在這四種期望中找到一個平衡點，特別是服務旁觀者的期望，這樣才能更好的成為合格的職業人。
在人們眼中，大學生應該是積極向上，樂于學習的人，而職業人應成熟穩重，敏銳負責，懂得禮儀，用自己的經驗，能力做出正確的決定，對外界有很強的感知力，知道用和何種措施解決問題，應變能力強。
在大學生向職業人轉變的過程中，我們應該要懂得怎么樣去團隊合作，不能只注重個體，團隊才是力量的核心，同時我們應該從情感型轉變到職業型，做事不能過于情感化，情緒化，從重成長階段到重責任，一個職業必須吧責任放在首位，而且必須把思維方式，做事方式從思維居多，轉化到行動居首，不能光說不做。
在大學生向職業人轉變的過程中常見的幾個問題，也是我們呢大學生應該重視的問題，比如，依戀，我們學生到職業人的轉變把依戀改為獨立。第二，依順，不能等著別人分配做事，要有自己的規劃。三，自卑，在職場中要有自信，畏手畏腳什么事都做不了，最后，我們應該戒掉自傲，浮躁的缺點，做一個對社會，對家庭有幫助的職業人。
第三篇：ERP沙盤模擬研發總監的實訓心得[定稿]
企業經營管理沙盤
實訓報告
企業名稱:________ 企業成員:________ ________ ________ ________ 課程名稱：《企業行為模擬——沙盤推演與erp應用》;
指導教師：
姓名：
學號：
時間：
一、實踐目的
正確理解公司運營的流程;掌握基本的決策方法;進行市場的調查和需求預測;根據財務數據進行財務報表的分析;進行合理的財務籌資和融資的判斷和決策;運用經濟學原理進行管理學的理論運用。
二、使用環境
用友物理沙盤和電子沙盤。
三、實踐內容(見報表)、
四、erp沙盤實踐的心得體會
這次erp沙盤模擬我的職務是營銷總監，一個禮拜的工作結束后我的感觸頗多，先說說我的日常業務：①對企業的經營環境進行分析，做出市場開發決策;②根據企業的財務狀況和發展方向，進行新產品開發、產品組合與市場定位決策③模擬在市場中的競標過程，建立并維護市場地位，必要時做退出市場決策。
營銷工作對企業的運營來說是一項極其重要的環節，而且作為營銷總監必須準確及時地了解市場變化，取的有競爭力的市場份額，又要熟悉市場規則，做到整體把握。不能說我的建議都是對的更不能說我的建議組員們都認可采用，但是至少部分被采用的建議對企業經營還是有幫助的。在日常業務中與ceo并肩作戰，商討市場開發、定位以及新產品開發決策，必要時給予企業一個合理的建議;又要與生產總監有效的溝通，聽取生產總監的規劃方案，然后進行營銷規劃;還要與財務總監商議廣告費用等支出;同時還得對各個市場上的產品需求量預測進行分析，結合產品的價格預測表對廣告的投放進行安排。我自己認為營銷總監在物理沙盤上所占的空間雖只有最小的一角，但是他的工作將在
一定程度上決定企業的成敗。在第一盤經營中由于不熟悉操作造成了經營上的困境，但是我利用了空余的時間與其他組員一起商量下一盤的對策與方案，事先的準備果然在第二年帶來了不錯的成績，但是第三盤經營我卻犯了極大地錯誤最終導致企業難以經營下去，我的決策失誤主要體現在廣告費投入和分布上，同時在對市場開拓上也有不及時，沒有做出及時正確預測。更重要的是第一年開始時竟然忘記了iso9000和iso14000的認證，到了第二年加投認證卻以無法挽回區域老大被奪走的局面。生產線大開加上認證的問題還有就是組員內部關于決策的矛盾是最后破產的主次原因。作為營銷總監我認為敗局已定并沒有去想如何挽回而是放棄了，無作為。
通過老師的悉心指導和自己的操作接觸，我深切感受到市場是一具瞬息萬變的地方，如何做好市場預測和生產銷售計劃是公司成敗的關鍵問題。盡管時間不長但卻讓我們體驗了一個企業的經營流程。以下是作為營銷總監的我在這一周的模擬中所作出的總結：前兩盤的開局我都是將兩個iso認證全開。開發本地，區域，國內與亞洲市場。研發p1,p2,p3產品。iso全開是為了在后期更好的接單。由于本地與區域開發時間較短所以能保證p1p2產品的銷售。但重點是集中在國內市場與亞洲市場和銷售p3產品，選單嚴格依照產能。在第二盤的經營中就可以看出這些。這是個很好的決定但卻沒能在第三盤持續下去。第三盤開始時我們就圍繞是否開發國際與p4產品展開了辯論，浪費了時間。作為營銷總監的我是認為第一年必須開發國際市場，僅僅只是每年多增加了一個灰幣卻可以在第五年將產品投入該市場從而減輕其他市場帶來的壓力，且在該市場p1p2產品價位與需求一直穩定，若經營得當我將在第五年于此市場投入較大的廣告費用爭取老大地位;仔細看過供需價位表的同學可能會發現p4較之p3并沒有明顯的優勢反而是開發費用高。但是這就是我所認為的p4優勢，我不要求
它能贏利多少但是別人放棄了它我就可以用它來爭取所有的p4訂單，這是后話，我原想第二或第三年研發p4爭取在第五年在亞洲及國際市場投入產品，這可以成為一支疑兵，突然出現的p4產品必將接下不少訂單，至少可以對沒有研發該產品的小組造成壓力影響后期規劃，已開發p4的小組必將與我組爭奪p4的訂單。多一組競爭p4那么我組在p1p2p3的壓力就將減輕。若對方不為所動我組就將p4與亞洲區域市場相結合進行銷售。只要前期經營正確這完全是可以做到的，但是我的計劃卻被我自己放棄了。
總而言之，這次的沙盤試驗讓我受益匪淺，給了我很大的啟發與教育，讓我對企業個方面有了初步的認識，也更加深了我對自己所學專業的理解,可以把平時所學知識運用到實踐中去，發展了思維，得到了提高，啟迪頗深。篇二：erp沙盤模擬市場總監實訓心得 erp沙盤模擬市場總監實訓心得
為期兩天的erp沙盤模擬結束了，雖然 erp沙盤模擬實訓只有短短的兩天;但是就在這短短的兩天里，我們已經經營一個企業六年了。在這短短的兩天半時間里，我覺得我收獲了很多在課堂上不曾學到的知識。我參加的erp沙盤模擬實訓使我受益匪淺。我的職位是市場總監。我的主要工作是投放廣告、爭取訂單、按單交貨、開拓市場和研發產品。首先我總結一下我的工作：
1、投放廣告費用。這個步驟是整個模擬至關重要的一步，俗話說萬事開頭難。我是根據《商業預測報告》里面提供的各種產品在未來6年里各個市場里的需求量、單價以及二者的乘積來確定產品的最佳銷售市場。而我們的廣告費是依照我們的產量和市場來投放的。不過，在前3年里我們在投廣告費時過于保守，加上對其他公司的市場操作估計錯誤，導致拿到的訂單少且不利。而在后3年里我們在投廣告費時就比較大膽，不再那么保守，再加上國內市場和亞洲市場的相繼開發成功，我們接到的訂單數量相對較多，同時也成為了亞洲市場的龍頭老大。
2、爭取訂單、按單交貨。爭取訂單時，我們不僅僅要考慮訂單上的產品數量我們是否有足夠的生產力把產品生產出來;還要看訂單上的賬期，賬期越短，資金回籠就越快。按單交貨這項工作是很好完成的，因為我們小組事先已經經過非常周密的預測，所以采購總監根據預測來下材料訂單，生產總監根據生產線能力進行有序的生產，訂單完成時交貨，獲得貨款。在按單交貨時，我們也按照賬期來交貨，賬期較短的訂單，我們一般都先交貨。
3、開拓市場、研發產品。我通過《商業預測報告》來分析市場，預測在未來幾年內，市場的走向和產品的趨勢，再根據分析結果，通過與財務總監的溝通，對不同的市場(本地，區域，國內，亞洲，世界)和不同的產品(p1，p2，p3，p4)以及iso9000和iso14000認證做出不同的資金投入。p1產品和本地市場是我們原本就已經擁有的。而我們小組主要的產品是針對國內市場和亞洲市場的p3產品。因此，在第一年內，我們就開始研發p3產品，進行iso9000認證以及開拓國內市場和亞洲市場。
erp沙盤模擬實訓使我們在學習過程中更加接近企業實戰。在短短的兩天中，我們遇到企業經營中經常出現的各種典型問題，但我們冷靜的看待問題，不放過如何一個轉機，制定決策，共同組織實施。在參與學習的過程中極大地激發了我們學習的積極性，極大地提高了學習效力，激發學習的潛能。erp沙盤模擬對抗教學使我們身臨其境，真正感受到市場競爭的精彩與殘酷，體驗承擔經營風險與責任。在成功與失敗的體驗中，我們學到了市場營銷知識，感受到了市場營銷技巧;同時在實訓中，啟發我們進行換位思考，加強組員之間的溝通與理解，體驗團隊協作精神，從而全面提高了我們的能力。
伍靜雯
200903014135 09級國際會計1班
20112年4月17日篇三：erp沙盤模擬市場總監實訓心得
沙盤模擬經營總結
班級：09人力b1/b2/班
組別：a/b/c/d/e/f組 ceo： (學號: )
成員：營銷________(學號: )
財務________(學號: )
生產________(學號: )
采購________(學號: )
財務助理____(學號: )
實訓指導教師： 二○一二年四月
目 錄
《標題1》„„„„„„„„„„„„„實驗報告×××(頁碼) 《標題2》„„„„„„„„„„„„„團隊總結×××(頁碼) 《標題3》„„„„„„„„„„„„„„„總裁×××(頁碼) 《標題4》
《標題5》
《標題6》
《標題7》
《標題8》
生產總監×××(頁碼) 采購總監×××(頁碼) 財務總監×××(頁碼) 財務助理×××(頁碼) 營銷總監×××(頁碼) „„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„„
山西大學商務學院管理學院實驗報告
專業 班級 小組 日期
備注：本實驗報告為管理學院實驗課程通用模版格式，各實驗課程根據課程特點，如有特殊要求可做調整或另作附錄。
總結報告(題目可自擬) b組市場總監個人總結
班級：09市場營銷gb1班 姓名：嚴鑫
作為b組的營銷總監，為期四天的erp沙盤模擬結束了，雖然 erp沙盤模擬實訓僅有四天;但是就在這幾天里，我們已經模擬經營一個企業六年和八年。我收獲了很多在課堂上不曾學到的知識。我參加的erp沙盤模擬實訓使我受益匪淺。我的職位是市場總監。我的主要工作是投放廣告、爭取訂單、按單交貨、開拓市場和研發產品。
1、企業的戰略規劃。
作為b組的銷售總監，在第一初期，本人與ceo討論企業在未來的五年內所有市場全部開發，主做p2,p3三個產品。并且通過iso9000與iso14000認證資格。打出多個產品多個市場的組合拳。在8組激烈的市場競爭下，利用多元化經營，進行企業的開源節流。
2、開拓市場、研發產品。
我通過“市場預測圖”來分析市場，預測在未來幾年內，市場的走向和產品的趨勢，再根據分析結果，通過與財務總監的溝通，對不同的市場(本地，區域，國內，亞洲，世界)和不同的產品(p1，p2，p3，p4)以及iso9000和iso14000認證做出不同的資金投入。p1產品和本地市場是我們原本就已經擁有的。在第一初期，本人與ceo討論企業在未來的五年內年內所有市場，主做p1,p2,p3三個產品。并且通過iso9000與iso14000認證資格。因此，在第一年第一季，我們就開始研發p3產品，進行iso14000認證以及所有市場研發。第二年第一季研發p2產品，繼續iso9000、14000，和所有市場的繼續研發。
3、投放廣告。
這個步驟是整個模擬至關重要的一步，。我是根據“市場預測圖”里面提供的各種產品在未來6年里各個市場里的需求量、單價以及二者的乘積來確定產品的最佳銷售市場。而我們的廣告費是依照我們的產量和市場來投放的。不過，在前3年里我們在投廣告費時相對保守，加上對其他公司的市場操作估計錯誤，導致拿到的訂單少且不利。而在后3年里我們在投廣告費時就比較大膽，，再加上所有市場的相繼開發，我們接到的訂單數量相對較多，同時也成為了國內、亞洲、國際市場的龍頭老大。
4、爭取訂單、按單交貨。
爭取訂單時，我們不僅僅要考慮訂單上的產品數量我們是否有足夠的生產力把產品生產出來;還要看訂單上的賬期，賬期越短，資金回籠就越快。按單交貨這項工作是很好完成的，因為我們小組事先已經經過嚴謹的預測，所以采購總監根據預測來下材料訂單，生產總監根據生產線能力進行有序的生產，訂單完成時交貨，獲得貨款。在按單交貨時，我們也按照賬期來交貨，賬期較短的訂單，我們一般都先交貨。
erp沙盤模擬對抗教學使我們身臨其境，感受到了市場競爭的精彩與殘酷，體驗承擔經營風險與責任。在成功與失敗的體驗中，我們學到了財務管理知識，也感受到了市場營銷技巧;同時在實訓中，啟發我們進行換位思考，加強組員之間的溝通與理解，體驗團隊協作精神，從而提高了我們的交際能力。
第四篇：FPGA筆試題及答案總結
第 1 章 FPGA基礎知識
1.1 FPGA設計工程師努力的方向
SOPC，高速串行I/O，低功耗，可靠性，可測試性和設計驗證流程的優化等方面。隨著芯片工藝的提高，芯片容量、集成度都在增加，FPGA設計也朝著高速、高度集成、低功耗、高可靠性、高可測、可驗證性發展。芯片可測、可驗證，正在成為復雜設計所必備的條件，盡量在上板之前查出bug，將發現bug的時間提前，這也是一些公司花大力氣設計仿真平臺的原因。另外隨著單板功能的提高、成本的壓力，低功耗也逐漸進入FPGA設計者的考慮范圍，完成相同的功能下，考慮如何能夠使芯片的功耗最低。高速串行IO的應用，也豐富了FPGA的應用范圍，象xilinx的v2pro中的高速鏈路也逐漸被應用。 總之，學無止境，當掌握一定概念、方法之后，就要開始考慮FPGA其它方面的問題了。
1.2 簡述FPGA等可編程邏輯器件設計流程
系統設計電路構思，設計說明與設計劃分，電路設計與輸入(HDL代碼、原理圖)，功能仿真與測試，邏輯綜合，門級綜合，邏輯驗證與測試(綜合后仿真)，布局布線，時序仿真，板級驗證與仿真，加載配置，在線調試。 常用開發工具(Altera FPGA)
HDL語言輸入：Text Editor(HDL語言輸入)，還可以使用Ultra Edit 原理圖輸入：Schematic Editor IP Core輸入：MegaWinzad 綜合工具：Synplify/Synplify Pro，Qaustus II內嵌綜合工具 仿真工具：ModelSim 實現與優化工具：Quartus II集成的實現工具有Assignment Editor(約束編輯器)、LogicLock(邏輯鎖定工具)、PowerFit Fitter(布局布線器)、Timing Analyzer(時序分析器，STA分析工具)、Floorplan Editor(布局規劃器)、Chip Editor(底層編輯器)、Design Space Explorer(設計空間管理器)、Design Assistant(檢查設計可靠性)等。 后端輔助工具：Assembler(編程文件生成工具)，Programmer(下載編程工具)，PowerGauge(功耗仿真器)
調試工具：SignalTap II(在線邏輯分析儀)，SignalProbe(信號探針)。 系統級設計環境：SOPC Builder，DSP Builder，Software Builder。
1.3 Quartus文件管理
1. 編譯必需的文件：設計文件(.gdf、.bdf、EDIF輸入文件、.tdf、verilog設計文件、.vqm、.vt、VHDL設計文件、. vht)、存儲器初始化文件(.mif、.rif、.hex)、配置文件(.qsf、.tcl)、工程文件(.qpf)。 2. 編譯過程中生成的中間文件(.eqn文件和db目錄下的所有文件.tdf，.hdb，.xml等) 3. 編譯結束后生成的報告文件(.rpt、.qsmg等)
4. 根據個人使用習慣生成的界面配置文件(.qws等) 5. 編程文件(.sof、.pof、.ttf等)
1.4 IC設計流程 寫出一份設計規范，設計規范評估，選擇芯片和工具，設計，(仿真，設計評估，綜合，布局和布線，仿真和整體檢驗)檢驗，最終評估，系統集成與測試，產品運輸。 設計規則：使用自上而下的設計方法(行為級，寄存器傳輸級，門電路級)，按器件的結構來工作，做到同步設計，防止亞穩態的出現，避免懸浮的節點，避免總線的爭搶(多個輸出端同時驅動同一個信號)。
設計測試(DFT)強調可測試性應該是設計目標的核心，目的是排除一個芯片的設計缺陷，捕獲芯片在物理上的缺陷問題。
ASIC設計要求提供測試結構和測試系向量。FPGA等默認生產廠商已經進行了適當的測試。 測試的10/10原則：測試電路的規模不要超過整個FPGA的10%，花費在設計和仿真測試邏輯上的時間不應超過設計整個邏輯電路的10%。
1.5 FPGA基本結構
可編程輸入/輸出單元，基本可編程邏輯單元，嵌入式塊RAM，豐富的布線資源，底層嵌入式功能單元，內嵌專用硬核。
常用的電氣標準有LVTTL,LCCMOS,SSTL,HSTL,LVDS,LVPECL,PCI等。 FPGA懸浮的總線會增加系統內的噪聲，增加功率的損耗，并且具有潛在的產生不穩定性的問題，解決方案是加上拉電阻。
對于SRAM型器件，路徑是通過編程多路選擇器實現;對于反熔絲型器件，路徑通過傳導線(高阻抗，有RC延時)來實現的。這兩種結構都顯著加大了路徑延時。
1.6 FPGA選型時要考慮哪些方面?
需要的邏輯資源、應用的速度要求，功耗，可靠性，價格，開發環境和開發人員的熟悉程度。
1.7 同步設計的規則 單個時鐘域：
1、 所有的數據都要通過組合邏輯和延時單元，典型的延時單元是觸發器，這些觸發器被一 個時鐘信號所同步;
2、 延時總是由延時單元來控制，而不是由組合邏輯來控制;
3、 組合邏輯所產生的信號不能在沒有通過一個同步延時單元的情況下反饋回到同一個組 合邏輯;
4、 時鐘信號不能被門控，必須直接到達延時單元的時鐘輸入端，而不是經過任何組合邏輯;
5、 數據信號必須只通向組合邏輯或延時單元的數據輸入端。 多個時鐘域：
把通過兩個不同時鐘作用區域之間的信號作為異步信號處理
1.8 你所知道的可編程邏輯器件有哪些? PAL/GAL，CPLD，FPGA PLA：可編程邏輯陣列，一種用于大規模的與陣列和或陣列的邏輯器件，用于實現布爾邏輯的不同組合。
PLA：可編程陣列邏輯，一種邏輯器件，由大規模的與陣列和規模小且數量固定的或門組成，可用于實現布爾邏輯和狀態機。
PAL：很短的交貨時間、可編程的、沒有NRE(非循環工程)費用 門陣列：高密度性、能實現許多邏輯函數、速度相對較快 1.9 FPGA、ASIC、CPLD的概念及區別
FPGA(Field Programmable Gate Array)是可編程ASIC。
ASIC專用集成電路，它是面向專門用途的電路，專門為一個用戶設計和制造的。根據一個用戶的特定要求，能以低研制成本，短、交貨周期供貨的全定制，半定制集成電路。與門陣列等其它ASIC(Application Specific IC)相比，它們又具有設計開發周期短、設計制造成本低、開發工具先進、標準產品無需測試、質量穩定以及可實時在線檢驗等優點。
FPGA采用同步時鐘設計，使用全局時鐘驅動，采用時鐘驅動方式在各級專用布線資源上靈活布線，ASIC有時采用異步邏輯，一般采用門控時鐘驅動，一旦設計完成，其布線是固定的。FPGA比ASIC開發周期短，成本低，設計靈活。
CPLD(Complex Programmable Logic Device)是復雜可編程邏輯器件。CPLD開關矩陣路徑設計的一個優點是信號通過芯片的延時時間是確定的。設計者通過計算經由功能模塊、I/O模塊和開關矩陣的延遲就可以 任何信號的延遲時間，并且信號沿金屬線傳遞所引起的延遲是可忽略的。
1.10 鎖存器(latch)和觸發器(flip-flop)區別?
電平敏感的存儲器件稱為鎖存器，可分為高電平鎖存器和低電平鎖存器，用于不同時鐘 之間的信號同步。
由交叉耦合的門構成的雙穩態的存儲原件稱為觸發器。分為上升沿觸發和下降沿觸發?？梢哉J為是兩個不同電平敏感的鎖存器串連而成。前一個鎖存器決定了觸發器的建立時間，后一個鎖存器則決定了保持時間。
鎖存器對脈沖電平敏感，在時鐘脈沖的電平作用下改變狀態。 鎖存器是電平觸發的存儲單元，數據存儲的動作取決于輸入時鐘(或者使能)信號的電平值，僅當鎖存器處于使能狀態時，輸出才會隨著數據輸入發生變化。
鎖存器不同于觸發器，它不在鎖存數據時，輸出端的信號隨輸入信號變化，就像信號通過一個緩沖器一樣;一旦鎖存信號起鎖存作用，則數據被鎖住，輸入信號不起作用。鎖存器也稱為透明鎖存器，指的是不鎖存時輸出對于輸入是透明的。
應用場合：數據有效遲后于時鐘信號有效。這意味著時鐘信號先到，數據信號后到。在某些運算器電路中有時采用鎖存器作為數據暫存器。
缺點：時序分析較困難。
不要鎖存器的原因：
1、鎖存器容易產生毛刺，
2、鎖存器在ASIC設計中應該說比ff要簡單，但是在FPGA的資源中，大部分器件沒有鎖存器這個東西，所以需要用一個邏輯門和ff來組成鎖存器，這樣就浪費了資源。
優點：面積小。鎖存器比FF快，所以用在地址鎖存是很合適的，不過一定要保證所有的latch信號源的質量，鎖存器在CPU設計中很常見，正是由于它的應用使得CPU的速度比外部IO部件邏輯快許多。latch完成同一個功能所需要的門較觸發器要少，所以在asic中用的較多。
寄存器用來存放數據的一些小型存儲區域，用來暫時存放參與運算的數據和運算結果，它被廣泛的用于各類數字系統和計算機中。其實寄存器就是一種常用的時序邏輯電路，但這種時序邏輯電路只包含存儲電路。寄存器的存儲電路是由鎖存器或觸發器構成的，因為一個鎖存器或觸發器能存儲1位二進制數，所以由N個鎖存器或觸發器可以構成N位寄存器。 工程中的寄存器一般按計算機中字節的位數設計，所以一般有8位寄存器、16位寄存器等。 對寄存器中的觸發器只要求它們具有置
1、置0的功能即可，因而無論是用同步RS結構觸發器，還是用主從結構或邊沿觸發結構的觸發器，都可以組成寄存器。一般由D觸發器組成，有公共輸入/輸出使能控制端和時鐘，一般把使能控制端作為寄存器電路的選擇信號，把時鐘控制端作為數據輸入控制信號。 寄存器的應用
1. 可以完成數據的并串、串并轉換;
2.可以用做顯示數據鎖存器：許多設備需要顯示計數器的記數值，以8421BCD碼記數，以七段顯示器顯示，如果記數速度較高，人眼則無法辨認迅速變化的顯示字符。在計數器和譯碼器之間加入一個鎖存器，控制數據的顯示時間是常用的方法。 3.用作緩沖器;
4. 組成計數器：移位寄存器可以組成移位型計數器，如環形或扭環形計數器。
1.11 JTAG信號
TCK：測試時鐘輸入，用于移位控制，上升沿將測試指令、測試數據和控制輸入信號移入芯片;下降沿時將數據從芯片移出。
TMS：測試模式選擇，串行輸入端，用于控制芯片內部的JTAG狀態機。
TDI：測試數據輸入，串行輸入端，用于指令和編程數據的輸入，在時鐘上升沿，數據被捕獲。 TDO：測試數據輸出，串行輸出端，時鐘下降沿，數據被驅動輸出。 TRST：測試復位輸入(僅用于擴展JTAG)，異步、低電平有效，用于JTAG初始化時。
1.12 FPGA芯片內有哪兩種存儲器資源?
FPGA芯片內有兩種存儲器資源：一種叫block ram,另一種是由LUT配置成的內部存儲器(也就是分布式ram，distribute ram)。Block ram由一定數量固定大小的存儲塊構成的，使用BLOCK RAM資源不占用額外的邏輯資源，并且速度快。但是使用的時候消耗的BLOCK RAM資源是其塊大小的整數倍。
1.13 FPGA中可以綜合實現為RAM/ROM/CAM的三種資源及其注意事項?
三種資源：block ram、觸發器(FF)、查找表(LUT); 注意事項：
1、在生成RAM等存儲單元時，應該首選block ram 資源;原因有二：使用block ram等資源，可以節約更多的FF和4-LUT等底層可編程單元，最大程度發揮器件效能，節約成本; block ram是一種可以配置的硬件結構，其可靠性和速度與用LUT和register構建的存儲器更有優勢。
2、弄清FPGA的硬件結構，合理使用block ram資源;
3、分析block ram容量，高效使用block ram資源和分布式ram資源(distribute ram)。
1.14 FPGA設計中對時鐘的使用?(例如分頻等)
FPGA芯片有固定的時鐘路由，這些路由能有減少時鐘抖動和偏差。需要對時鐘進行相位移動或變頻的時候，一般不允許對時鐘進行邏輯操作，這樣不僅會增加時鐘的偏差和抖動，還會使時鐘帶上毛刺。一般的處理方法是采用FPGA芯片自帶的時鐘管理器如PLL，DLL或DCM，或者把邏輯轉換到觸發器的D輸入。
1.15 Xilinx中與全局時鐘資源和DLL相關的硬件原語
常用的與全局時鐘資源相關的Xilinx器件原語包括：BUFG, IBUFGDS, BUFG, BUFGP, BUFGCE, BUFGMUX, BUFGDLL, DCM等。 1.16 HDL語言的層次概念?
HDL語言是分層次的、類型的，最常用的層次概念有系統與標準級、功能模塊級，行為級，寄存器傳輸級和門級。
1.17 查找表的原理與結構?
查找表(look-up-table)簡稱為LUT，本質上是一個RAM。目前FPGA中多使用4輸入的LUT，所以每一個LUT可以看成一個有 4位地址線的16x1的RAM。 當用戶通過原理圖或HDL語言描述了一個邏輯電路以后，PLD/FPGA開發軟件會自動計算邏輯電路的所有可能的結果，并把結果事先寫入RAM，每輸入一個信號進行邏輯運算就等于輸入一個地址進行查表，找出地址對應的內容，然后輸出。
1.18 IC設計前端到后端的流程和EDA工具?
設計前端也稱邏輯設計，后端設計也稱物理設計，兩者并沒有嚴格的界限，一般涉及到與工藝有關的設計就是后端設計。 1：規格制定：客戶向芯片設計公司提出設計要求。
2：詳細設計：芯片設計公司(Fabless)根據客戶提出的規格要求，拿出設計解決方案和具體實現架構，劃分模塊功能。目前架構的驗證一般基于 system C，仿真可以使用system C的仿真工具，CoCentric和Visual Elite等。
3：HDL編碼：設計輸入工具：ultra ，visual VHDL等 4：仿真驗證：modelsim 5：邏輯綜合：synplify 6：靜態時序分析：synopsys的Prime Time 7：形式驗證：Synopsys的Formality.
1.19 什么是“線與”邏輯，要實現它，在硬件特性上有什么具體要求? 線與邏輯是兩個輸出信號相連可以實現與的功能。在硬件上，要用OC門(集電極開路與非門)來實現，由于不用OC門可能使灌電流過大，而燒壞邏輯門，因此在輸出端口應加一個上拉電阻。
1.20 IC設計中同步復位與異步復位的區別? 同步復位在時鐘沿采復位信號，完成復位動作。
異步復位不管時鐘，只要復位信號滿足條件，就完成復位動作。異步復位對復位信號要求比較高，不能有毛刺，如果其與時鐘關系不確定，也可能出現亞穩態。
1.21 MOORE 與 MEELEY狀態機的特征?
Moore 狀態機的輸出僅與當前狀態值有關, 且只在時鐘邊沿到來時才會有狀態變化。 Mealy 狀態機的輸出不僅與當前狀態值有關, 而且與當前輸入值有關。
1.22 Latch和Register區別?行為描述中Latch如何產生? 本質的區別在于：latch是電平觸發，register是邊沿觸發。 register在同一時鐘邊沿觸發下動作，符合同步電路的設計思想，而latch則屬于異步電路設計，往往會導致時序分析困難，不適當的應用latch則會大量浪費芯片資源。時序設計中盡量使用register觸發。 行為描述中，如果對應所有可能輸入條件，有的輸入沒有對應明確的輸出，系統會綜合出latch。
比如：//缺少else語句 always@( a or b) begin if(a==1) q <= b; end 1.23 單片機上電后沒有運轉，首先要檢查什么?
首先應該確認電源電壓是否正常;接下來就是檢查復位引腳電壓是否正常;然后再檢查晶振是否起振了。
如果系統不穩定的話，有時是因為電源濾波不好導致的。在單片機的電源引腳跟地引腳之間接上一個0.1uF的電容會有所改善。如果電源沒有濾波電容的話，則需要再接一個更大濾波電容，例如220uF的。遇到系統不穩定時，就可以并上電容試試(越靠近芯片越好)。
1.24 集成電路前端設計流程，寫出相關的工具。 1)代碼輸入(design input) 用vhdl或者是verilog語言來完成器件的功能描述，生成hdl代碼 語言輸入工具：SUMMIT VISUALHDL MENTOR RENIOR 圖形輸入: composer(cadence); viewlogic (viewdraw) 2)電路仿真(circuit simulation) 將vhd代碼進行先前邏輯仿真，驗證功能描述是否正確 數字電路仿真工具： Verolog
：CADENCE Verolig-XL SYNOPSYS VCS MENTOR Modle-sim VHDL：CADENCE NC-vhdl SYNOPSYS VSS MENTOR Modle-sim 模擬電路仿真工具：
ANTI HSpice pspice，spectre micro microwave: eesoft : hp 3)邏輯綜合(synthesis tools) 邏輯綜合工具可以將設計思想vhd代碼轉化成對應一定工藝手段的門級電路;將初級仿真中所沒有考慮的門沿(gates delay)反標到生成的門級網表中,返回電路仿真階段進行再仿真。最終仿真結果生成的網表稱為物理網表。
第 2 章 時序約束
2.1 時序約束的概念和基本策略
時序約束主要包括周期約束，偏移約束，靜態時序路徑約束三種。通過附加時序約束可以綜合布線工具調整映射和布局布線，是設計達到時序要求。
策略：附加時序約束的一般策略是先附加全局約束，然后對快速和慢速例外路徑附加專門約束。附加全局約束時，首先定義設計的所有時鐘，對各時鐘域內的同步元件進行分組，對分組附加周期約束，然后對FPGA/CPLD輸入輸出PAD附加偏移約束、對全組合邏輯的PAD TO PAD路徑附加約束。附加專門約束時，首先約束分組之間的路徑，然后約束快、慢速例外路徑和多周期路徑，以及其他特殊路徑。 附加約束的作用：
1、提高設計的工作頻率(減少了邏輯和布線延時);
2、獲得正確的時序分析報告;(靜態時序分析工具以約束作為判斷時序是否滿足設計要求的標準，因此要求設計者正確輸入約束，以便靜態時序分析工具可以正確的輸出時序報告)
3、指定FPGA/CPLD的電氣標準和引腳位置。
2.2 FPGA設計中如何實現同步時序電路的延時?
首先說說異步電路的延時實現：異步電路一半是通過加buffer、兩級與非門等，但這是不適合同步電路實現延時的。在同步電路中，對于比較大的和特殊要求的延時，一半通過高速時鐘產生計數器，通過計數器來控制延時;對于比較小的延時，可以通過觸發器打一拍，不過這樣只能延遲一個時鐘周期。
2.3 什么是同步邏輯和異步邏輯?
同步邏輯是時鐘之間有固定的因果關系。異步邏輯是各時鐘之間沒有固定的因果關系。 電路設計可分類為同步電路和異步電路設計。同步電路利用時鐘脈沖使其子系統同步運作，而異步電路不使用時鐘脈沖做同步，其子系統是使用特殊的“開始”和“完成”信號使之同步。由于異步電路具有下列優點--無時鐘歪斜問題、低電源消耗、平均效能而非最差效能、模塊性、可組合和可復用性--因此近年來對異步電路研究增加快速，論文發表數以倍增，而Intel Pentium 4處理器設計，也開始采用異步電路設計。v異步電路主要是組合邏輯電路，用于產生地址譯碼器、FIFO或RAM的讀寫控制信號脈沖，其邏輯輸出與任何時鐘信號都沒有關系，譯碼輸出產生的毛刺通常是可以監控的。同步電路是由時序電路(寄存器和各種觸發器)和組合邏輯電路構成的電路，其所有操作都是在嚴格的時鐘控制下完成的。這些時序電路共享同一個時鐘CLK，而所有的狀態變化都是在時鐘的上升沿(或下降沿)完成的。
同步時序邏輯電路的特點：各觸發器的時鐘端全部連接在一起，并接在系統時鐘端，只有當時鐘脈沖到來時，電路的狀態才能改變。改變后的狀態將一直保持到下一個時鐘脈沖的到來，此時無論外部輸入有無變化，狀態表中的每個狀態都是穩定的。
異步時序邏輯電路的特點：電路中除可以使用帶時鐘的觸發器外，還可以使用不帶時鐘的觸發器和延遲元件作為存儲元件，電路中沒有統一的時鐘，電路狀態的改變由外部輸入的變化直接引起。
2.4 同步電路和異步電路的區別?
同步電路：存儲電路中所有觸發器的時鐘輸入端都接同一個時鐘脈沖源，因而所有觸發器的狀態的變化都與所加的時鐘脈沖信號同步。 異步電路：電路沒有統一的時鐘，有些觸發器的時鐘輸入端與時鐘脈沖源相連，這有這些觸發器的狀態變化與時鐘脈沖同步，而其他的觸發器的狀態變化不與時鐘脈沖同步。
2.5 同步設計的原則
1、 盡可能使用同一時鐘，時鐘走全局時鐘網絡。多時鐘域采用“局部同步”。
2、 避免使用緩和時鐘采樣數據。采用混合時鐘采用將導致Fmax小一倍。
3、 避免在模塊內部使用計數器分頻所產生的時鐘。
4、 避免使用門控時鐘。組合電路會產生大量毛刺，所以會在clk上產生毛刺導致FF誤翻轉?？梢杂脮r鐘始能代替門控時鐘。
2.6 時序設計的實質
電路設計的難點在時序設計，時序設計的實質就是滿足每一個觸發器的建立/保持時間的要求。
2.7 對于多位的異步信號如何進行同步?
對一位的異步信號使用一位同步器，而對于多位的異步信號，可以采用如下方法：1：可以采用保持寄存器加握手信號的方法(多數據，控制，地址);2：特殊的具體應用電路結構，根據應用的不同而不同;3：異步FIFO(最常用的緩存單元是DPRAM)。
2.8 什么是時鐘抖動?
時鐘抖動是指芯片的某一個給定點上時鐘周期發生暫時性變化，也就是說時鐘周期在不
同的周期上可能加長或縮短。它是一個平均值為0的平均變量。
2.9 建立時間與保持時間的概念?
Setup/hold time 是測試芯片對輸入信號和時鐘信號之間的時間要求。 建立時間是指觸發器的時鐘信號上升沿到來以前，其數據輸入端的數據必須保持不變的時間。輸入信號應提前時鐘沿T時間到達芯片，這個T就是建立時間-Setup time。如不滿足setup time，這個數據就不能被這一時鐘打入觸發器，只有在下一個時鐘沿，數據才能被打入觸發器。
保持時間是指觸發器的時鐘信號上升沿到來以后，其數據輸入端的數據必須保持不變的時間。如果hold time不夠，數據同樣不能被打入觸發器。
不考慮時鐘的skew，D2的建立時間不能大于(時鐘周期Tsetup – hold
2.17 時鐘周期T，觸發器D1的寄存器到輸出時間最大為T1max，最小為T1min。
組合邏輯電路最大延遲為T2max，最小為T2min。問，觸發器D2的建立時間T3和保持時間應滿足什么條件 T3setup>T+T2max，T3hold>T1min+T2min
第 3 章 RTL級設計
3.1 用VERILOG或VHDL寫一段代碼，實現消除一個glitch? 將傳輸過來的信號經過兩級觸發器就可以消除毛刺。
3.2 阻塞式賦值和非組塞式賦值的區別?
非阻塞賦值：塊內的賦值語句同時賦值，一般用在時序電路描述中，同時執行。 阻塞賦值：完成該賦值語句后才做下一句的操作，一般用在組合邏輯描述中，順序執行。
3.3 用FSM實現101101的序列檢測模塊。
a為輸入端，b為輸出端，如果a連續輸入為1101則b輸出為1，否則為
0
。
例
如a： 0001100110110100100110 b： 0000000000100100000000 請畫出state machine;請用RTL描述其state machine。
狀態分配： idle：000 st0：001 st1：011 st2：010 st3：110
3.4 用verilog/vhdl寫一個fifo控制器(包括空，滿，半滿信號)。 reg[N-1:0] memory[0:M-1]; 定義FIFO為N位字長容量M 八個always模塊實現，兩個用于讀寫FIFO，兩個用于產生頭地址head和尾地址tail，一個產生counter計數，剩下三個根據counter的值產生空，滿，半滿信號產生空，滿，半滿信號。
3.5 用D觸發器實現2分頻的Verilog描述? module divide2( clk , clk_o, reset); input clk , reset; output clk_o; wire in; reg out always @ ( posedge clk or posedge reset) if ( reset) out <= 0; else out <= in; assign in = ~out; assign clk_o = out; endmodule
3.6 用D觸發器做個二分頻的電路?畫出邏輯電路? D觸發器的輸出Q取反接到輸入，輸出作為二分頻輸出。
顯示工程設計中一般不采用這樣的方式來設計，二分頻一般通過DCM或PLL來實現。通過DCM或者PLL得到的分頻信號沒有相位差。
3.7 描述一個交通信號燈的設計。 module traffic
3.8 設計一個自動飲料售賣機，飲料10分錢，硬幣有5分和10分兩種，并考慮
找零，1.畫出fsm(有限狀態機)2.用verilog編程，語法要符合fpga設計的要求3.設計工程中可使用的工具及設計大致過程
(1)點路變量分析：投入5分硬幣為一個變量，定義為A，為輸入;投入10分硬幣為一個變量，定義為B，為輸入;售貨機給出飲料為一變量，定義為Y，為輸出;售貨機找零為一變量，定義為Z，為輸出。 (2)狀態確定：電路共有兩個狀態：狀態S0，表示未投入任何硬幣;狀態S1，表示投入了5分硬幣。
(3)設計過程：設當前為S0狀態，當接收到5分硬幣時，轉換到S1狀態，等待繼續投入硬幣;當接收到10分硬幣時，保持S0狀態，彈出飲料，不找零。當前狀態為S1時，表示已經有5分硬幣，若再接收5分硬幣，轉換到S0狀態，彈出飲料，不找零;若接收到10分硬幣，轉換到S0狀態，彈出飲料，找零。 所用設計工具：Quartus II，modelsim
第 4 章 名詞解釋
4.1 sram，falsh memory及dram的區別? sram：靜態隨機存儲器，存取速度快，但容量小，掉電后數據會丟失，不像DRAM 需要不停的REFRESH，制造成本較高，通常用來作為快取(CACHE) 記憶體使用 flash：閃存，存取速度慢，容量大，掉電后數據不會丟失
dram：動態隨機存儲器，必須不斷的重新的加強(REFRESHED) 電位差量，否則電位差將降低至無法有足夠的能量表現每一個記憶單位處于何種狀態。價格比sram便宜，但訪問速度較慢，耗電量較大，常用作計算機的內存使用。
SSRAM：Synchronous Static Random Access Memory同步靜態隨機訪問存儲器。它的一種類型的SRAM。SSRAM的所有訪問都在時鐘的上升/下降沿啟動。地址、數據輸入和其它控制信號均于時鐘信號相關。這一點與異步SRAM不同，異步SRAM的訪問獨立于時鐘，數據輸入和輸出都由地址的變化控制。
SDRAM：Synchronous DRAM同步動態隨機存儲器。
FPGA設計中既可以用于靜態驗證又可以用于動態仿真的是(斷言，類似于C語言里的assert，靜態驗證類似于程序在編譯階段就能發現錯誤，動態仿真是仿真階段發現錯誤)3.WCDMA的碼片速率是：3.84Mcps
4.2 PROM分類：
可擦除可編程的只讀存儲器(EPROM)：施加高壓電信號編程，置于紫外線中可擦除其內容。
電可擦除可編程只讀存儲器(E2PROM)：高壓編程和擦除。 Flash存儲器：電信號對其編程和擦除。 4.3 PROM分類：
4.4 名詞IRQ,BIOS,USB,VHDL,SDR
4.5 給你一堆名詞，舉例他們的作用。有PCI、ECC、DDR、interrupt、pipeline 中斷的類型，作用。
IRQ,BIOS,USB,VHDL,VLSI VCO(壓控振蕩器) RAM (動態隨機存儲器)，FIR IIR DFT(離散傅立葉變換)或者是中文的，比如：a.量化誤差 b.直方圖 c.白平衡 PCI：Peripheral Component Interconnect(PCI)， DDR：DoubleDataRate ECC：Error Checking and Correcting ATPG：Automatic Test Pattern Generator自動測試相量生成 CMOS：Complement Metel Oxide Semi-conduct ECO： Engineering Change Order 工程修改訂單。
PCI：PCI是Peripheral Component Interconnect(外設部件互連標準)的縮寫PCI是由Intel公司1991年推出的一種局部總線。最早提出的PCI 總線工作在33MHz 頻率之下，傳輸帶寬達到了133MB/s(33MHz X 32bit/8)，它為顯卡，聲卡，網卡，MODEM等設備提供了連接接口。
ECC：erro checking and correcting 數據校驗糾錯，應用在內存上 ECC內存 DDR：內存 double date rate Interrupt：中斷 分為硬件中斷和軟件中斷。硬件中斷分為可屏蔽中斷和不可屏蔽中斷。 Pipeline：流水線采用流水線技術的CPU使用指令重疊的辦法，即在一條指令還沒有處理完時，就開始處理下一條指令。典型的流水線將每一條機器指令分成5步，即取指、譯碼、取操作數(或譯碼2)、執行、回寫。在理想條件下，平均每個時鐘周期可以完成一條指令而所謂“超級流水線處理”是將機器指令劃分為更多級的操作，以減輕每一級的復雜程度。在流水線的每一步中，如果需要執行的邏輯操作少一些，則每一步就可以在較短的時間內完成。 TLB:Translate Look side Buffers，轉換旁視緩沖器
apic: Advanced Programmable Interrupt Controller高級程序中斷控制器. DP ual Processing雙處理器
第五篇：xinix_FPGA_mcs下載總結
前面的約束、綜合、實現都正常通過后，1. 執行燒錄程序：右鍵單擊“ Configure Target Device" 圖標 如果從頭至尾運行選擇“ run all ” 如果只燒錄已有文件選擇“ run with current data"彈出如
下
對
話
框
，
選
2. 擇OK入燒
錄
工
程
：
進ISE iMPACT(M.81d) 3. 產生 PROM文件： 3.1 雙擊“ Creat PROM File (PROM File Formatter)” 選項，彈出
如
下
對
話
框 3.2 PROM File 設置：點擊OK確認 3.3 彈出如下窗口，該窗口用途：選擇創建PROM File的.bit文件。 其中.bit文件在綜合、實現那些動作完成后即產生，是與工程名同名后綴為.bit的文件，即所文件。 點擊OK確定。彈出選擇窗口選擇源.bit
文件，雙擊
， 彈出如下窗口：該窗口是指一個ROM可以配置多個位流文件，本項目只有一個，選擇NO彈出下面窗口，點OK窗File..."口
左
側
的
3.4 創建PROM 文件：雙擊工程
"
Generate 等待創建成功。工程文件夾中就會出現3.2步驟中設置好的.mcs文件--test2.mcs(本例中為test2) 4. 進行燒錄： 4.1 Target 連接：先確保硬件連接正常，jtag連接OK，軟件設置如下
：
雙
擊
"Boundary
Scan"
按
鍵新窗口下單擊工具欄的連接圖標，彈出如下窗口，點yes 4.2 燒錄設置 上步選擇yes后會彈出如下窗口，該窗口用來選擇燒錄文件為對應的device. 燒錄可以往PROM中燒錄.mcs文件，也可以往FPGA中燒錄.bit文件。 本例中往PROM中燒錄，所以在下面窗口中直接選.mcs文件，如往FPGA中燒，下面窗
口
選
“
Bypass
”
彈出窗口選“Bypass”
(往
FPGA
中燒在該步選.bit)文件 點Bypass后彈出如下窗口，作如下配置 4.3 進行燒錄： 左鍵點擊右側PROM圖標，左側會彈出相應操作名稱，雙擊其中的“Program” 也可以右鍵單擊右側PROM圖標，選擇“Program” 燒錄開始