fpga技術調研報告范文第1篇
FPGA有6個組成部分:可編程I/O、基本可編程邏輯單元、嵌入式塊RAM、步線資源、底層嵌入功能單元、內嵌專用硬核。
FPGA的結構靈活, 其邏輯單元、可編程內部連線和I/O單元都可以由用戶編程, 可以實現任何邏輯功能, 滿足各種設計需求。其速度快, 功耗低, 通用性強, 特別適用于復雜系統的設計。使用FPGA還可以實現動態配置、在線系統重構及硬件軟化、軟件硬化等功能。
我們采用的是XCS40PQ208, 該XCS40PQ208是一個自包含的1, 048, 576位, 非易失性靜態RAM, 可以靈活地為的32k×32×16的64K或128K×8。用4個內置的32k×8靜態存儲器, 4個非易失性控制IC和4個鋰電池, 這種非易失性內存包含了所有必要的控制電路及鋰能源來源, 以維持超過10年的數據在斷電情況下的完整性。采用了流行的XCS40PQ208 JEDEC標準72位的SIMM連接方式, 無需額外的電路。
1 在發射機的自動化系統中的應用
此主板的開發, 主要特點為:由于其邏輯編程的靈活性以及現場編程的特點, 很容易推廣應用到其它不同類型的控制與調諧系統, 所有硬件相同, 只是內部邏輯不同, 硬件上通用性強。因此分別在發射機的電控邏輯系統、保護邏輯系統、自動調諧邏輯系統中得以應用, 效果很好。
2 現重點介紹它在自動調諧系統中的應用實例
(1) 頻率控制系統 (見控制框圖的右半部分) :該電路是通過鎖存器來控制激勵器, 使其工作在自動調諧裝置指定的頻率上;電平控制電路是采用DS1267雙數字電位器芯片構成兩路8位串接的數字電位器, 輸入+5V基準電壓, 在接地的數字電位器的中心抽頭上得到1路0V～2.5V的模擬信號去控制激勵器的輸出電平大小。
PTS-040激勵器的電路組成:高頻運放電路、頻率控制電路、電平控制電路、頻率檢測電路、面板操作/指示電路、串行通信電路、模擬量輸入/輸出電路。其中的頻率控制電路、頻率檢測電路、面板操作/指示、電平控制電路、輸入/輸出電路均在XC5204大規模邏輯電路內部, 由邏輯設計完成。串行通信電路、模擬量輸入/輸出、面板操作中斷等操作均由MAG103單片機的具體編程完成。激勵器高頻放大電路是采用MAX公司器件設計完成, 其工作帶寬可達30MHz以上。
(2) 電機控制及驅動系統 (見控制框圖的左半部分) :步進電機選型根據負載轉動慣量的大小來選擇合適的步進電機, 使其“最大靜轉矩”和“定位轉矩”足以克服負載因轉動而產生的轉動慣量。
步進電機的驅動:步進電機是一種作為控制用的特種電機, 它的旋轉是以固定的角度 (稱為“步距角”) 一步一步運行的, 其特點是沒有積累誤差 (精度為100%) , 所以廣泛用于各種開環控制。步進電機的運行要有一個電子裝置 (步進電機驅動器) 進行驅動, 它是把控制系統發出的脈沖信號轉換為步進電機的角位移?；蛘哒f:控制系統每發一個脈沖信號, 通過驅動器就使步進電機旋轉一步距角。所以步進電機的轉速與脈沖信號的頻率成正比, 即控制步進脈沖信號的頻率可以對電機精確調速;控制步進脈沖的個數, 可以對電機精確定位 (圖1) 。
升降速曲線設計:步進電機啟動時, 必須有升速、降速過程, 故升降速的設計至關重要。如果設計不合適, 將引起步進電機的堵轉、失步、升降速過程慢等問題。升速過程由突跳頻率加升速曲線組成, 理想的升速曲線為指數曲線。根據負載的情況來選擇不同的突跳頻率和不同的指數曲線, 一條理想的曲線要經過多次“試機”才行。實際應用中突跳頻率不宜過大, 指數曲線在軟件編程中比較麻煩, 一般事先算好存儲在ROM內, 工作過程直接選用。
CP脈沖設計:CP脈沖的設計主要要求其要有一定的脈沖寬度 (一般不小于5uS) , 脈沖序列的均勻度以及高低電平方式 (要求為負脈沖方式) 。電機換向時, 一定要在電機降速停止后再換向。換向信號一定要在前一個方向的最后一個CP脈沖結束后, 以及下一個方向的第一個CP脈沖發出前給出。
(3) 其在自動調諧系統數字化改造中實現如下功能: (1) 能自動檢測激勵器送出的高頻信號與換頻要求頻率是否相等, 用以判斷更換的工作頻率是否有效; (2) 可直接進行“更換頻率”操作, 在3MHz～30MHz范圍內可提供更換的頻率數為27×1000=27, 000個。并根據更換的工作頻率在頻率數據庫中自動查找該頻率對應的8個調諧元件預置位置, 直接控制8個調諧元件的實際位置自動跟蹤到所要求的預置位置上; (3) 可直接進行“更換頻道”操作, 目前裝置可供預置的頻道數為99個; (4) 可根據選擇的工作頻率自動實現頻道設置和調諧元件位置自動跟蹤的調諧方式; (5) 直接采集前級鑒相器、末級鑒相器以及末級鑒阻器的數據自動實現高前級回路電容、高末級調諧電容、高末級調載電容的細調控制; (6) 具有計算機通信接口與遠程監控系統連接, 可實現遠程自動控制。
3 結語
此主板系統的開發, 在電控邏輯小盒、保護邏輯小盒、自動調諧小盒中應用效果很好, 對發射機的系統完善、設備維護、安全播出方面發揮了極其重要的作用。
摘要：在發射機的整機控制中, 原控制系統采用了較為原始的繼電器或基本與或非門集成電路組成的邏輯電路, 因其電路復雜, 故障率高, 維護困難等缺點對安全播出造成較大的影響。后經自臺技術人員的攻關, 采用了FPGA技術, 對整個控制系統進行了全面改造, 其外圍電路簡潔、免維護、故障率幾乎為零等優點, 通過幾年的運行, 取得了良好的效果。
關鍵詞：FPGA技術,自動化控制系統
參考文獻
[1] FPGA設計與應用.
fpga技術調研報告范文第2篇
2010-05-13 11:16:29
FPGA常用術語
1：LCA(Logic Cell Array)：邏輯單元陣列，內部包括可配置邏輯模塊CLB(Configurable Logic Block)、輸出輸入模塊IOB(Input Output Block)和內部連線(Interconnect)三個部分。
2： IOB(Input Output Block)：可編程輸入輸出單元，為了便于管理和適應多種電器標準，FPGA的IOB被劃分為若干個組(bank)，每個bank的接口標準由其接口電壓VCCO決定，一個bank只能有一種VCCO，但不同bank的VCCO可以不同。只有相同電氣標準的端口才能連接在一起，VCCO電壓相同是接口標準的基本條件。
3：CLB(Configurable Logic Block)：可配置邏輯模塊，是FPGA內的基本邏輯單元，每個CLB都包含一個可配置開關矩陣，此矩陣由4或6個輸入、一些選型電路(多路復用器等)和觸發器組成。 在賽靈思公司公司的FPGA器件中，CLB由多個(一般為4個或2個)相同的Slice和附加邏輯構成。
4：Slice：是賽靈思公司公司定義的基本邏輯單位，一個Slice由兩個4輸入的函數、進位邏輯、算術邏輯、存儲邏輯和函數復用器組成。
5：LUT(Look-Up-Table)：查找表。本質上就是一個RAM，目前FPGA中多使用4輸入的LUT，所以每一個LUT可以看成一個有4位地址線的 的RAM。
6：DCM(數字時鐘管理模塊)：提供數字時鐘管理和相位環路鎖定。
fpga技術調研報告范文第3篇
自1985年Xilinx公司推出第一片現場可編程邏輯器件(FPGA)至今，FPGA已經歷了十幾年的發展歷史?？v觀現場可編程邏輯器件的發展歷史，其之所以具有巨大的市場吸引力，根本在于；FPGA不僅可以解決電子系統小型化、低功耗、高可靠性等問題，而且其開發周期短、開發軟件投入少、芯片價格不斷降低，促使FPGA越來越多地取代了ASIC的市場，特別是對小批量、多品種的產品需求，使FPGA成為首選。
目前，FPGA的主要發展動向是：隨著大規?，F場可編程邏輯器件的發展，系統設計進入“片上可編程系統”(SOPC)的新紀元：芯片朝著高密度、低壓、低功耗方向挺進；國際各大公司都在積極擴充其IP庫，優化的資源更好的滿足用戶的需求，以擴大市場；特別是引人注目的所謂FPGA動態可重構技術的開拓，將推動數字系統設計觀念的巨大轉變。
本文使用MaxPlusⅡ設計基于FPGA的樂曲演奏電路。
1．硬件發聲的原理
聲音的頻譜范圍約在幾十到幾千赫茲，只要利用程序來控制FPGA芯片某個引腳輸出一定頻率的矩形波，接上揚聲器就能發出相應頻率的聲音。樂曲中的每一音符對應著一個確定的頻率，因此，要想FPGA發出不同音符的音調，實際上只要控制它輸出相應音符的頻率即可。
樂曲都是由一連串的音符組成，要想讓硬件電路準確地演奏出一首樂曲，不僅要控制電路能按照樂曲的樂譜依次輸出這些音符所對應的頻率，還必須準確地控制樂曲的節奏，即每個音符的持續時間。因此，樂曲中每個音符的發音頻率及其持續的時間是樂曲能夠連續演奏的兩個關鍵因素。
2．音符頻率的獲得
在FPGA設計中，多個不同頻率的信號，一般是通過對某個基準頻率進行分頻獲得的。由于各個音符的頻率多為非整數，而分頻系數又不能為小數，故必須將計算得到的分頻系數四舍五入取整。若基準頻率過低，則分頻系數過小，四舍五入取整后的誤差較大。若基準頻率過高，雖然可以減少頻率的相對誤差，但分頻電路耗用的資源會增加。實際設計中應該綜合考慮這兩個方面的因素，在盡量減少頻率誤差的前提下，選取比較合適的基準頻率。在本實驗中，選取基準頻率為2MHz。由于現有CPLD上外接有12MHz的高頻時鐘，故只需對其進行6分頻，即可獲得2MHz的基準頻率信號。
對基準頻率分頻后獲得的輸出信號，是一些脈寬極窄的尖脈沖信號(占空比=1／分頻系數)。為提高輸出信號的驅動能力，以使揚聲器有足夠的功率發音，需另接一個T觸發器均衡為對稱方波(占空比為1:2)，但這時的頻率將是原來的1／2。表1中各音符的分頻系數就是從2MHz基準頻率二分頻得到的1MHz頻率基礎上計算得到的。
由于最大的分頻系數是3822，故分頻器采用12位二進制計數器已能滿足要求。對于樂曲中的休止符，只要將分頻系數設為0，即初始值為212-1=4095，此時揚聲器將不會發聲。
3．樂曲節奏的控制
本實驗中的梁祝樂曲，最小的節拍為1／4拍，若將一拍的時長定為1s，則只需要提供一個4Hz的時鐘頻率即可產生1／4拍的時長(0.25s)，對于其它占用時間較長的節拍，如2／4拍(必定是1／4拍的整數倍)，則只需要將該音符連續輸出兩遍即可。
4．音符及音階的顯示
為提高電路的實用性，可以通過數碼管和LED來顯示出樂曲演奏時的音符及其音調的高低。為此，本電路中采用一個數碼管和3個LED，一個數碼管用來動態顯示樂曲演奏時的音符，3個LED則分別顯示樂曲演奏時音符所對應的音調的高、中和低音。
綜上所述，可以得到樂曲演奏電路的原理框圖如圖1所示。
fpga技術調研報告范文第4篇
串行總線的設計較為簡單, 但速度較低, 在FPGA提供資源中也存在著高速串行資源, 像HDMI中就常用到的serdese就是常用的串并轉換的接口, 本文主要分析是較為低速的三種串行總線接口協議UART, SPI (三線制) , IIC。
二、UART串行總線時序設計及原理
在單片機中我們上位機 (PC) 控制下位機經常用到串口助手, 在一些大型器件的低速信息傳輸中的RS232都是UART的一種。芯片上一根總線用來接收數據的RXD (Receive Data) , 一根總線用于發送數據TXD (Transmit Data) 。在URAT未傳輸數據時默認應保持高電平, 傳輸的第一個數據前將數據線提前拉低標志數據的開始, 在一個8bit數據發送結束后將數據線拉高標志數據截止。這既是UART的傳輸協議。在實驗中UART的驅動芯片使用的是PL2303。在芯片的眾多引腳中實際用到的引腳并不多, 。真正與FPGA開發板連接的只有RXD和TXD兩個引腳, 假定現在有一個串口助手他的傳輸速率為9600波特率, FPGA的晶振時鐘為50M, UART傳輸一個字節就需要52070個時鐘周期。前面提到UART傳輸時默認是高電平起始位時將信號線拉低。則在接收時開始接受數據的起始點就是信號線的下降沿, 因為起始位, 終止位各占用數據線上的1bit, 所以需要8bit數據在發送端發送數據的10bit中的第2～9bit。同時為滿足傳輸數值時的穩定狀態還需要消抖處理和同步到時鐘網絡, 通過在不同時段的采集最終將8bit的串行數據提取并拼接成并行數據?；緯r序如圖1。FPGA做發送端時對數據的處理邏輯是相反的, 每個數據對應有一個標志位, 在標志位到來時先將信號線拉低并計數, 因此加計數器對bit計數, 當計到8時直接將信號想拉高即可代表截至位。時序如圖2。
三、SPI串行總線設計 (FLASH類)
對于SPI總線來說, 它的時序要與實際硬件配合使用, 以M25P64為例進行分析, 并參照相關硬件手冊。SPI三線制的接口有CS_n (片選信號) , CLK (時鐘) , D (數據線) 線。其中SCL默認為低電平, D的控制方式和UART的控制方式有相同之處, 默認時都是高電平。
對于CS_n信號, 在傳輸有效數據時一定要為低電平。
在配置SPI總線數據時SCL時鐘線的頻率是根據相關硬件的數據手冊設計的, 對應不同硬件的驅動時鐘略有不同。對應M25P64采用12.5M的時鐘時采用4分頻, (原始時鐘為50M) 數據線上的數據為8bit換算出來一個結果, 在有數據傳輸時需要32個時鐘周期。M25P64在配置完數據后需要等待其時間遠小于32個時鐘周期。與數據的32計數器可以共用。對應不同芯片配置還需參照手冊?；緯r序設計如圖3。
四、IIC串行總線設計 (針對傳感器配置)
對于IIC總線選用AD7417芯片, IIC總線有就兩根線, 一根為時鐘線 (SCL) , 一根為數據線 (SDA) , 要完成收發雙工通信和前面的SPI是一樣的, 都是要先寫指令, 控制被操作芯片讀或寫。
IIC是有應答位的, 可以理解成一個簡單的握手機制。在發送數據端 (此處不區分上位機還是下位機) 每配置完一個8bit數據時接收端都要發送一個ACK (應答位) 給發送端, 表示數據已被接收端接收。
在數據線和時鐘線的配置上與前面的串行總線的設計基本一致, 在無數據傳輸時為高電平, 在使用IIC傳輸數據時不管使用的是什么芯片都會有一下幾個步驟并且順序固定。
1. 產生起始位 (在SCL為高時將SDA拉低產生下降沿) ;
2. 確定芯片器件 (以AD7416～AD7418為例從器件手冊可知AD7416-1001, AD7417和AD7418-0101) ;
3. 查找芯片地址 (此地址根據芯片P11～P13連接情況而定) ;
4. 配置讀寫;
5. 接受應答 (0對方接收, 1的話檢擦時序和地址數據) ;
6. 發送相關數據。
針對AD7417設計時, FPGA系統時鐘為50M, SCL時鐘為100k, 計數器從0計數到499。每個數據用8bit表示。針對ACK應答信號, 需要一個三態門進行控制接收ACK。數據變換點配合比特計數在ACK應答位置上拉高一個標志作為三態開關來控制SDA的輸入 (用于接收ACK) 輸出 (發送配置數據) 。SDA由于同時作為輸入輸出, 定義為inout。
五、結束語
UART, SPI, IIC三種串行的使用場景相對較為固定, UART主要用于串口通信以及板級間的數據交互, 或接收PC端的數據指令和上報數據給PC端。SPI和IIC主要用于接收或控制傳感器的數據, 配合掉電不失數據的寄存器, 如FLASH和EEPROM來完成數據的傳輸。這三種串行總線雖然速率較低, 但實際短周期的集成模塊非常多, 對于數據量傳輸不是很大的應用非常方便。
摘要：串行總線廣泛應用與板級間的通信, 本文主要基于FPGA技術針對串行總線UART (全雙工) , SPI (分三線, 四線。三線半雙工, 四線全雙工) 和IIC (半雙工) 進行了設計, 實現了主機控制從機和芯片間的數據通信。
關鍵詞：UART,SPI,IIC,全雙工,半雙工
參考文獻
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[3] Prolific.PL-2303 USB to RS232 Bredge Controller Product Datasheet[P].2002-7.
fpga技術調研報告范文第5篇
一個人對自己的定位很重要，正所謂，在其位，謀其職，在什么位置上就該做什么事，說什么話，不能錯位，越位，少做了就錯位，多做了叫越位。我們應該做自己該做的，并且把他做好，這才是正確的職業定位。
作為職業者來說，我們必須認識到社會的期望，服務對象的期望和服務旁觀者，同事的期望，只有在這四種期望中找到一個平衡點，特別是服務旁觀者的期望，這樣才能更好的成為合格的職業人。
在人們眼中，大學生應該是積極向上，樂于學習的人，而職業人應成熟穩重，敏銳負責，懂得禮儀，用自己的經驗，能力做出正確的決定，對外界有很強的感知力，知道用和何種措施解決問題，應變能力強。
在大學生向職業人轉變的過程中，我們應該要懂得怎么樣去團隊合作，不能只注重個體，團隊才是力量的核心，同時我們應該從情感型轉變到職業型，做事不能過于情感化，情緒化，從重成長階段到重責任，一個職業必須吧責任放在首位，而且必須把思維方式，做事方式從思維居多，轉化到行動居首，不能光說不做。
fpga技術調研報告范文第6篇
V H D L硬件描述語言是E D A技術中數字電路基本設計語言, QuartusⅡ作為Alters公司的第四代EDA開發軟件, 它提供了一個完整高效的設計環境。PLD器件 (CPLD和FPGA) 是E D A技術最終實現載體, 它的集成度和可靠性是EDA技術發展水平的重要標志。
程序控制器可以對一些按照固定程序執行的過程進行自動控制, 根據使用場合的不同其設計有所不同, 最基本設計假使一個控制程序有四個動作, 每個動作執行滿設定時間后進入下一個動作執行周期, 循環往復。其設計方法可以采用簡單分立元件來進行, 但這種設計方法連線眾多, 程序的修改困難, 本文中介紹如何運用E D A技術在FPGA芯片中進行實現其設計, 這種設計具有一定的通用性, 在實際使用過程中根據具體控制的不同在計算機中改動設計程序, 就可以運用于不同的場合, 大大提高了設計效率。
1 設計任務
設計一個通用程序控制器, 該項目共有四個動作, 按照每個動作分別執行5秒, 10秒, 15秒, 30秒執行設定的動作, 如電磁閥或電機的起停等。并且能夠自動實現四個動作之間的循環控制轉換。
2 設計原理
根據設計要求, 整個設計分為動作執行順序控制電路和動作執行時間控制電路兩部分。其總體電路結構如圖1所示。由動作執行順序控制電路來實現動作之間的順序轉換, 由動作執行時間控制電路來完成各動作執行時間的設定。
本設計驗證階段我們在其四個動作的控制信號輸出端各連接一個發光二極管, 從發光二極管點亮的順序可以反映四個動作執行的先后順序, 從每個發光二極管點亮的時間可以反映每個動作執行的時間長短 (圖1) 。
3 實現方法
根據基本設計原理中將整個設計分為動作執行順序控制電路和動作執行時間控制電路兩部分, 根據EDA技術自上而下的設計原則, 采用層次描述方式。本設計的低層分為控制器設計和定時器設計兩個部分, 控制器設計用來實現動作執行順序控制電路, 定時器設計用來實現動作執行時間控制電路, 用V H D L硬件描述語言來實現。并且生成元件。頂層設計中采用原理圖的直觀描述方式, 調用低層設計生成的元件組成完整設計電路。
3.1 控制器設計
為了實現動作轉換的控制功能, 我們考慮采用狀態機的形式來實現, 與基于VHDL的其他設計方案相比, 它克服了純數字系統順序方式控制不靈活的缺點。其結構模式相對簡單, 設計方法相對固定, 容易構成性能良好的同步時序邏輯模塊。其基本控制流程如圖2所示。
為了能獲得可綜合的、高效的VHDL狀態機描述, 采用枚舉類型來定義狀態機的狀態, 根據流程圖要求, 其設計共分四個狀態, 并且使用了多進程方式來描述狀態機的內部邏輯。設計中采用兩個進程來描述, 一個進程描述時序邏輯功能, 也就是時序進程, 用來實現各狀態之間的切換;主體設計程序如下所示:
另一個進程描述組合邏輯功能, 也就是組合進程, 用來表述各狀態要實現的內容。例如:當處于狀態S0時, 應該讓相應控制引腳R1送出高電平控制信號, 且在R1狀態工作滿額定5秒時間后給10秒定時器使能端送出開始工作高電平信號最后將設計生成元件在頂層設計中調用, 其生成元件如圖3 (1) 所示。
3.2 定時器設計
該設計程序具有典型通用性, 四個定時器基本結構完全相同, 唯一的差別在執行時間分別為5秒, 10秒, 15秒, 30秒。5秒定時器的VHDL描述如下:
其生成元件如圖3 (2) 所示。其他幾個定時器設計程序與5秒定時器大致相同, 只是將判斷執行時間改為10, 15, 30就可以了。其設計充分展現了VHDL語言設計的通用性和可移植性。
3.3 頂層設計
在頂層設計中采用原理圖描述方式調用低層控制器模塊和5秒, 10秒, 15秒, 30秒四個定時器模塊。
其中c1, c2, c3, c4分別作為定時器的工作使能信號, 即當其為1時, 相應的定時器開始計數, W 1, W 2, W 3, W 4為相應動作的工作指令輸出, 也是定時器的指示信號, 計數器在計數過程中, 相應的指示信號為0, 計數結束時為1。其頂層設計如圖4所示。
4 下載驗證
在E D A技術實驗箱上將程序下載到ALTERA公司ACEX1K系列器件EP1K30QC208-2芯片上, 將輸出端r1 r2 r3 r4接四個發光二極管。在clk輸入端加1HZ時鐘信號, 從二極管點亮順序和點亮時間上驗證程序符合設計要求。
5 結語
本文采用EDA技術進行通用程序控制器設計, 教之于傳統設計方法, 將控制電路的核心部分集成在FPGA芯片上, 使外圍電路大大減少, 提高了系統的可靠性。根據實際使用場合不同對程序稍做調整, 具有很強的通用性。
摘要：程序控制器應用廣泛, 根據應用場合不同設計內容有所區別, 但是基本設計思路, 結構具有很強的共性。本文以一個四動作的程序控制器為例闡述通用程序控制器的設計方法, 在QUARTER11軟件中運用VHDL語言進行通用程序控制器的編寫和功能仿真, 并在FPGA芯片上進行硬件驗證。本設計具有一定的通用性和可擴展性。
關鍵詞：程序控制器,EDA,VHDL,QUARTER11
參考文獻
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[2] 朱正偉.EDA技術及應用[M].北京:清華大學出版社, 2005.
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[4] 鄒道生.EDA技術在步進電機驅動中的應用[J].江西師范大學學報 (自然科學版) , 2006, 30 (6) :350～354.